一种Auto-DC自动化综合设计实现方法
【专利说明】一种Auto-DG自动化综合设计实现方法
[0001]
技术领域
[0002]本发明属于半导体集成电路中芯片设计技术领域，尤其涉及专用集成电路逻辑综合设计方面。
【背景技术】
[0003]随着大规模集成电路设计的发展，设计过程由此变得非常复杂，设计步骤越来越多。其中，逻辑综合完成源代码到工艺库单元的转化+优化+映射，实现RTL级到门级的转换。在这个过程中，需要提供工艺库文件，编写环境属性的约束，设计规则的约束以及时序约束条件等，以及设计结果各种形式的输出文件和报告。当前电子设计的自动化趋势发展迅速，传统的IC设计工具针对的开发研究无法实现通用化，不能满足超大规模集成电路分块综合的自动化实现，因此流程自动化需要更加细致和有针对性，本发明针对综合设计这一方面的自动化脚本开发工作非常有意义。
[0004]针对超大规模集成电路，若设计规模大到需要进行分块综合，分块综合不是一次性完成综合，每个划分的模块都会生成相对应的网表、sdc等后端所需的文件，而这些数据文件会被上一级调用引用，数据量和工作量是巨大的。面对大规模的电路，如果人为的纯手工去操作，将会耗时耗力，设计效率太低，设计周期长，准确率难以保证。
[0005]设计者希望能有一种自动化实现流程，使得逻辑综合高效、规范、准确，设计构建自动化流程这一需求的满足不但顺应了当前电子设计自动化的发展，也使得设计过程得到规范化的控制，同时设计效率大大提升。
【发明内容】
[0006]针对上述问题，本发明提出一种Auto — DC逻辑综合平台的自动化设计实现方法，该流程用脚本语言peri实现，很好的处理了临时数据的交接;同时通过分块模式链表，自动生成DC运行设置条件。
[0007]为解决上述技术问题，本发明提供一种Auto-DC自动化综合设计实现方法，其特征是，对于超大规模集成电路，采用自底向上的分块式综合编译方法，分块式综合编译方法包括以下步骤:
步骤一，设计分块，根据功能和时钟的分布特征将设计分成所需要模块数；
步骤二，设定按模块综合编译时每个模块的大小、个数和顶层模块相关信息；
步骤三，编写自动化设计编译Auto-DC运行脚本，针对不同的模块划分模式，由自动化设计编译自动运行。
[0008]分出来的模块数为需要综合子模块的次数。
[0009]步骤三中，通过编写数据处理脚本，使在读取时，找到每个模块综合前、后调用和生成的数据的代码存放的路径;在输出数据时将生成的数据放入临时缓存区。
[0010]编写自动化设计编译Auto—DC运行脚本包括以下步骤:
(I)编写数据处理脚本，对分块综合时每一个子模块生成的临时数据进行处理并与下一个子模块综合时做交接;分块综合时产生中间临时数据供下一个子模块综合时使用，并且生成的数据均保存到临时缓存区，临时缓存设定在统一的路径下，然后下一个子模块依次直到顶层模块综合时从这个路径下自动搜寻读取所需数据；
(2 )编写分块综合运行自动化运行脚本，根据不同的电路设计不同的分块模式，设计一个分块模式链表，该链表包含的信息有子模块依次综合的名称和顺序，以及最终顶层的模块名;根据每种电路的模块划分模式，用户对应修改分块模式链表的内容;然后根据该分块模式链表，生成自动化设计编译Auto—DC运行所需的设置条件。
[0011 ] 步骤(I)中，数据处理脚本包括以下设置: all.Cf:寄存器传输级rtl代码的存放路径； module_name_list:子模块及顶层模块名；
Sub_tcl_p00l:编辑相关模块的约束条件，以相对应的文件名命名；
临时缓存区的logfiIe存放log文件，outputs存放网表文件;reports存放时序结果与功耗。
[0012]自动化运行脚本包括以下步骤:
在自动化运行中，首先打开modu I e_name_l i s t，找到顶层模块名和其他子模块的信息； 接着读入工艺库文件，并从all.Cf中读取相应的代码设计；
打开sub_tcl_pool，找到各个相关子模块的约束条件，按module_name_list中定义的分块顺序依次进行各个子模块的综合编译，各个子模块的结果数据自动存入临时缓存区；最后综合顶层设计，搜寻读取到的子模块的数据，顶层综合设计完成后产生最终综合设计结果。
[0013]本发明的优点:
对于超大规模集成电路，分块综合不是一次性完成综合，每个划分的模块都会生成相对应的网表、sdc等后端所需的文件，而这些数据文件会被上一级调用引用，如果人为的手工去操作，数据量和工作量是巨大的，将会耗时耗力，降低设计效率，出现错误的风险也很大。因此，此次发明设计构建自动化的设计方法，大大提高了设计效率和设计质量。
[0014]该Auto—DC自动化方法主要针对目前逻辑综合设计的自动化流程开发实现，只要相应参数配置完成，将原本人为、多步骤的、阶段性的操作转化成又快又好的一次性完成，从根本上解决了电路综合设计的高效性，使设计者的精力集中到了以概念驱动的创造性劳动中去。同时设计不用增加硬件开销，节约成本，可广泛推广。本发明顺应了当前电子设计自动化的发展，使得逻辑综合技术向自动化、智能化等方面向前迈进了一步。
【附图说明】
[0015]图1自动化综合设计流程图；
图2数据处理脚本框图；
图3代码存放路径图；
图4分块列表图；
图5自动化运行脚本流程图。
【具体实施方式】
[0016]下面结合附图对本发明作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。
[0017]对于超大规模集成电路，功能越来越强大，模块数越来越多，工作频率越来越高，时钟分布也越来越复杂，因此在芯片设计的过程中，传统的自顶向下的综合编译设计方法已不适用，为了提升综合设计的设计质量和效率，目前采用的方法是自底向上的分块式综合编译方法。
[0018]分块式综合编译方法的第一步是将设计分块，根据功能和时钟的分布特征将设计分成所需要的几大块，分出来的模块数意味着需要综合子模块的次数。每个子模块综合前后都要调用和生成一些必要的数据，因此，首先需要编写数据处理脚本，在读取设计该步骤时找到代码存放的路径;再设定按模块综合编译时分块的大小、个数和顶层模块等信息;在输出数据时将生成的数据