数据储存器件及其操作方法

文档序号:9929477阅读:492来源:国知局
数据储存器件及其操作方法
【专利说明】数据储存器件及其操作方法
[0001]相关申请的交叉引用
[0002]本申请要求在2014年12月18日向韩国知识产权局提交的韩国专利申请10-2014-0183308的优先权,其整体内容通过引用合并于此。
技术领域
[0003]各种具体实施例总体而言涉及一种数据储存器件,尤其涉及一种用于防止数据因突然断电而遗失的数据储存器件的操作方法。
【背景技术】
[0004]半导体存储器件可以用于储存数据。半导体存储器件可以划分成非易失性和易失性存储器件。
[0005]非易失性存储器件即使电源切断仍会维持储存于其中的数据。非易失性存储器件包括闪存器件,如与非快闪(NAND flash)或或非快闪(NOR flash)、铁电随机存取存储器(Ferroelectric Random Access Memory, FeRAM)、相变随机存取存储器(Phase-ChangeRandom Access Memory,PCRAM)、磁阻随机存取存储器(Magnetoresistive Random AccessMemory,MRAM)、或电阻式随机存取存储器(Resistive Random Access Memory,ReRAM)。
[0006]易失性存储器件无法在电源切断时维持储存于其中的数据。易失性存储器件包括静态随机存取存储器(Static Random Access Memory, SRAM)和动态随机存取存储器(Dynamic Random Access Memory,DRAM)。易失性存储器件基于其相对较高的处理速度,一般用作数据处理系统中的缓冲存储器件、高速缓存器件、或工作存储器件。

【发明内容】

[0007]在具体实施例中,一种数据储存器件可以包括:非易失性存储设备,包括存储块,所述存储块包括多个页;以及处理器,其适合将写入数据写入存储块的目标页中,并在存储块的至少一个备份页中备份写入数据的特别管理数据。
[0008]在具体实施例中,一种数据储存器件的操作方法可以包括:以响应于被设定以最小化多个页之间引起的干扰效应的写入次序而将写入数据写入从多个页中选定的目标页中;以及在多个页之中的至少一个备份页中备份写入数据的特别管理数据,其中备份页为多个页之中的响应于写入次序而随后对目标页所选定的页。
[0009]在具体实施例中,一种包括顺序设置的第一字线至第三字线的数据储存器件的操作方法,可以包括:响应于写入请求而将第一数据写入第二字线的最低有效位页中;以及在第一字线的最高有效位页或第三字线的最低有效位页中备份第一数据。
【附图说明】
[0010]图1为例示根据本发明具体实施例的数据储存器件的框图。
[0011]图2为例示图1所示非易失性存储设备的框图。
[0012]图3为例示图2所示第一存储块的电路图。
[0013]图4A和图4B为例示存储单元因写入操作的阈值电压分布变化的图示。
[0014]图5为例不因干扰效应的阈值电压分布迀移的图不。
[0015]图6A和图6B为例示用于LSB页和MSB页的写入次序的图示。
[0016]图7为说明图1所示数据储存器件的操作方法的流程图。
[0017]图8A和图SB为例示供图1所示处理器备份特别管理数据的方法的图示。
[0018]图9A和图9B为例示供图1所示处理器备份特别管理数据的另一方法的图示。
[0019]图1OA至图1OC为例示供图1所示处理器备份特别管理数据的另一方法的图示。
[0020]图1lA至图1lC为例示供图1所示处理器备份特别管理数据的另一方法的图示。
[0021]图12为说明根据本发明具体实施例的数据储存器件的操作方法的流程图。
【具体实施方式】
[0022]在下文中,将通过本发明的示例性具体实施例参照所附【附图说明】根据本发明的数据储存器件及其操作方法。然而,本发明可以以不同形式体现,且不应被理解为限于文中所阐述的具体实施例。而是,这些具体实施例提供以详细说明本发明达到所属的本领域技术人员可以执行本发明的技术构思的程度。
[0023]应可以理解本发明的具体实施例不限于所附附图所示细节,且所附附图不必按比例绘制,且在某些实例中比例可能被夸大以更清楚描绘本发明的某些特征。虽然使用特定术语,但应可以了解所使用术语仅用于说明特定具体实施例,且不欲限制本发明的范围。
[0024]图1为例示根据本发明具体实施例的数据储存器件10的框图。
[0025]参照图1,数据储存器件10可以配置成响应于来自外部装置的写入请求而储存从外部装置(未显示)所提供的数据。此外,数据储存器件10可以配置成响应于来自外部装置的读取请求而将所储存数据提供给外部装置。外部装置可以包括能处理数据的电子器件,如计算机、数字相机、或移动电话。数据储存器件10可以通过嵌入外部装置进行操作,或是可以另行制造并电耦接于外部装置。
[0026]数据储存器件10可以包括个人计算机存储卡国际协会(Personal ComputerMemory Card Internat1nal Associat1n,PCMCIA)卡、紧密快闪(Compact Flash,CF)卡、智能媒体卡、存储棒、多媒体卡(Multimedia card,MMC)、嵌入式MMC(Embedded MMC,eMMC)、缩尺多媒体卡(Reduced-size multimedia card,RS-MMC)、微型尺寸版本 MMC (Micro-sizevers1n of MMC, MMCmicro)、安全数字(Secure Digital,SD)卡、迷你安全数字(minisecure digital,miniSD)卡、微型安全数字(micro secure digital,microSD)卡、通用快闪存储器(Universal Flash Storage,UFS)、或固态硬盘(Solid State Drive, SSD) 0
[0027]数据储存器件10可以包括控制器100和非易失性存储设备200。
[0028]控制器100可以包括处理器110、存储器120、及错误校正码(Error correct1ncode,ECC)单元 130。
[0029]处理器110可以控制数据储存器件10的整体操作。处理器110可以响应于来自外部装置的写入请求或读取请求而控制非易失性存储设备200的写入操作或读取操作。处理器110可以产生用于控制非易失性存储设备200的操作的命令,并将所产生命令提供给非易失性存储设备200。处理器110可以驱动存储器120上的用于控制数据储存器件10的操作的软件编程。
[0030]处理器110可以根据被设定以最小化多个页201之间引起的干扰效应的写入次序,将数据写入从多个页201中选定的一个或多个目标页202中。处理器110可以在多个页201之中的备份页203中备份数据的特别管理数据。备份页203可以为多个页201之中的根据写入次序随后对一个或多个目标页202所选定的页。备份页203可以为多个页201之中的根据写入次序随后对一个或多个目标页202要写入的页。一个或多个目标页202和备份页203可以包括于同一存储块中。
[0031]在写入数据前,处理器110可以从外部装置接收对数据的写入请求。处理器110可以写入请求写入的数据(在下文中,指称为“写入数据”)、备份特别管理数据,然后向外部装置报告写入完成。
[0032]存储器120可以用作处理器110的工作存储器、缓冲存储器、或高速缓存。存储器120可以用作储存由处理器110所驱动各种编程数据和软件编程的工作存储器。存储器120可以用作缓冲在外部装置与非易失性存储设备200之间所传送的数据的缓冲存储器。存储器120可以用作暂时储存快取数据的高速缓存。
[0033]EEC单元130可以在数据写入非易失性存储设备200前编码要写入的数据,以检测在随后读取数据时是否已经发生错误,并校正所检测到的错误。例如,ECC单元130可以通过为要写入非易失性存储设备200的数据产生奇偶数据、并将所产生的奇偶数据加入要写入的数据来编码要写入的数据。
[0034]在编码数据从非易失性存储设备200读取时,ECC单元130可以解码读取数据,亦即在读取数据上执行错误校正操作。例如,ECC单元130可以通过检测该读取数据中已发生的错误并基于包括于该读取数据中的奇偶数据校正所检测到的错误来执行错误校正操作。
[0035]非易失性存储设备200可以在控制器100的控制下储存数据。非易失性存储设备200即使未供电时仍可以保持所储存的数据。非易失性存储设备200可以通过写入操作储存数据、并通过读取操作读取所储存的数据。
[0036]非易失性存储设备200可以包括多个页201。数据可以根据写入次序顺序写入多个页201。写入次序可以设定以最小化在多个页201之间引起的干扰效应。
[0037]图2为例示图1所示非易失性存储设备200的框图。
[0038]参照图1,非易失性存储设备200可以包括控制逻辑210、接口单元220、地址解码器230、数据输入/输出单元240、及存储区域250。
[0039]控制逻辑210可以控制非易失性存储设备200的整体操作。控制逻辑210可以响应于从控制器100所提供的存取命令(例如,写入、读取或擦除命令)来控制存储区域250上的写入、读取或擦除操作。
[0040]接口单元220可以与控制器100交换各种控制信号(包括存取命令)和数据。接口单元220可以将各种控制信号和向其所输入的数据传送到非易失性存储设备200的内部单元。
[0041 ] 地址解码器230可以解码行地址和列地址。地址解码器230可以控制字线WL (wordlines)响应于已解码的行地址而被选择性驱动。地址解码器230可以控制数据输入/输出单元240,以使位线BL(bit lines)响应于已解码的列地址而被选择性驱动。
[0042]数据输入/输出单元
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