数据存储装置及其操作方法与数据处理系统的制作方法
【专利说明】
[0001] 相关申请的交叉引用
[0002] 本申请要求于2014年12月23日在韩国知识产权局提交的韩国专利申请No. 10-2014-0186967的优先权，该申请的全部内容以引用方式并入本文中。
技术领域
[0003] 本发明构思的实施例涉及一种数据存储装置、其操作方法和包括该数据存储装置 的数据处理系统，更具体地说，涉及一种包括表的数据存储装置，所述表存储针对在预定时 段输入的地址的压缩值作为用于补偿初始阈电压的漂移的值。
【背景技术】
[0004] 用于存储数据的存储器装置可划分为易失性存储器装置和非易失性存储器装置。 存储器装置的特性会随着使用环境、使用次数和/或使用时间而变化。
[0005] 闪速存储器装置是在单个编程操作中对多个存储器单元进行擦除或编程的电可 擦除可编程只读存储器(EEPR0M)的示例。在利用浮置栅极技术的闪速存储器装置中，就可 靠性而言，数据保持特性和质量不劣化的编程-擦除(P/E)循环的次数（即，耐久性)是重要 问题。
[0006] 在位于闪速存储器装置内的闪速存储器单元中存储的电荷或电子会通过各种失 效机制从浮置栅极泄漏，所述失效机制诸如通过有缺陷的极间绝缘膜的热离子发射、电荷 扩散、离子杂质或编程干扰应力。这种泄漏将导致阈电压的降低。
[0007] 重复的P/E循环对闪速存储器单元的存储器晶体管氧化膜造成应力，并且该应力 会在闪速存储器单元中导致失效。闪速存储器单元的阈电压会由于该应力而漂移(增大或 减小）。例如，电子会从经编程的闪速存储器单元的浮置栅极泄漏。因此，经编程的闪速存储 器单元的阈电压分布会朝着更低的电压漂移。
[0008] 闪速存储器单元的初始阈电压会具有基于工艺和设计目标的有限分布。然而，初 始阈电压的分布根据使用环境、使用次数和/或使用时间而改变。当在包括闪速存储器单元 的存储器装置上执行编程操作或读操作时，需要适当地控制初始阈电压分布。当没有适当 地控制初始阈电压分布时，在存储器装置上不能适当地执行程序或读操作。
【发明内容】
[0009] 本发明构思的各个实施例提供了一种数据存储装置、一种操作所述数据存储装置 的方法，以及包括所述数据存储装置的数据处理系统，所述数据存储装置包括存储针对在 预定时段输入的地址的压缩值作为用于补偿初始阈电压漂移的值的表，以确保合适的操 作。
[0010] 根据本发明构思的实施例，提供了一种操作数据存储装置的方法，其能够补偿多 个存储器单元的初始阈电压漂移。该方法包括:产生针对第一写地址的第一压缩值，所述第 一写地址对应于在不同的时间间隔中的第一时间间隔期间输入的第一写请求；以及将第一 压缩值存储在多个表中的第一表中。
[0011] 将第一压缩值存储在第一表中的步骤可包括:利用对应于第一写请求的第一时间 戳从所述多个表中选择第一表;以及将第一压缩值存储在选中的第一表中。
[0012] 所述方法还可包括步骤:产生针对读地址的第二压缩值，所述读地址对应于在所 述不同的时间间隔中的第二时间间隔期间输入的读请求;在所述多个表中搜索存储了与第 二压缩值相同的第一压缩值的第一表;基于第一表的索引补偿所述存储器单元的初始阈电 压漂移；以及利用对应于补偿后的初始阈电压漂移的读电压执行对应于所述读请求的读操 作。所述不同的时间间隔可分别对应于所述多个表。
[0013] 可基于对应于读请求的第二时间戳和第一表的索引执行补偿初始阈电压漂移的 步骤。另外，补偿初始阈电压漂移的步骤可包括:基于第二时间戳和第一表的索引产生控制 码;将所述控制码存储在包括所述多个存储器单元的存储器中；以及利用存储在存储器中 的控制码补偿所述存储器单元的初始阈电压漂移。
[0014] 可利用一个哈希值产生器产生第一压缩值和第二压缩值中的每一个。第一压缩值 和第二压缩值可分别为从不同的哈希值产生器输出的第一哈希值和第二哈希值。
[0015] 所述方法还可包括步骤:周期性地初始化所述多个表。另外，所述方法还可包括步 骤：当所述数据存储装置包括三维闪速存储器时，将对应于第一写请求的第一写数据写至 包括所述存储器单元的三维闪速存储器。
[0016] 根据本发明构思的其它实施例，提供了一种数据存储装置，其包括存储器和控制 器。所述存储器包括多个存储器单元。所述控制器配置为补偿存储器单元的初始阈电压漂 移。所述控制器包括补偿电路，所述补偿电路配置为产生针对第一写地址的第一压缩值，所 述第一写地址对应于在不同的时间间隔中的第一时间间隔期间输入的第一写请求，并且将 第一压缩值存储在多个表中的第一表中。
[0017] 所述补偿电路可包括:压缩值产生电路，其配置为产生针对第一写地址的第一压 缩值；以及搜索电路，其配置为利用对应于第一写请求的第一时间戳从所述多个表中选择 第一表，并且将第一压缩值存储在选中的第一表中。所述不同的时间间隔可分别对应于所 述多个表。
[0018] 所述压缩值产生电路可产生针对读地址的第二压缩值，所述读地址对应于在所述 不同的时间间隔中的第二时间间隔期间输入的读请求。所述搜索电路可在所述多个表中搜 索存储了与第二压缩值相同的第一压缩值的第一表。
[0019] 所述压缩值产生电路可利用至少一个哈希值产生器产生包括至少一个哈希值的 第一压缩值以及包括至少一个第二哈希值的第二压缩值。
[0020] 所述搜索电路可将第一表的索引输出作为搜索结果。另外，所述控制器还可包括： 判定电路，其配置为利用对应于读请求的第二时间戳以及第一表的索引产生控制码；以及 中央处理单元(CPU)，其配置为响应于控制码输出用于补偿初始阈电压漂移的补偿码。所述 存储器可利用从CPU输出的补偿码补偿存储器单元的初始阈电压漂移，利用对应于补偿后 的初始阈电压漂移的读电压从存储器单元读取对应于读命令的数据，并且将数据输出至控 制器。
[0021] 所述控制器还可包括构造为存储所述多个表的内部存储器，并且所述控制器可周 期性地初始化所述表。
[0022] 根据本发明构思的其它实施例，提供了一种数据处理系统，其包括如上所述的数 据存储装置以及配置为控制所述数据存储装置的操作的主机。
[0023] 在数据处理系统的情形中，所述补偿电路可包括:压缩值产生电路，其配置为产生 针对第一写地址的第一压缩值；以及搜索电路，其配置为利用对应于第一写请求的第一时 间戳从所述多个表中选择第一表，并且将第一压缩值存储在选中的第一表中。所述不同的 时间间隔可分别对应于所述多个表。
[0024] 所述压缩值产生电路可产生针对读地址的第二压缩值，其对应于在所述不同的时 间间隔中的第二时间间隔期间输入的读请求，并且所述搜索电路可在所述多个表中搜索存 储了与第二压缩值相同的第一压缩值的第一表。
[0025] 所述搜索电路可将第一表的索引输出作为搜索结果。另外，所述控制器还可包括： 判定电路，其配置为利用对应于读请求的第二时间戳和第一表的索引产生控制码；以及 CPU，其配置为响应于控制码输出用于补偿初始阈电压漂移的补偿码。所述存储器可利用从 CPU输出的补偿码来补偿存储器单元的初始阈电压漂移，利用对应于补偿后的初始阈电压 漂移的读电压从存储器单元读取对应于读命令的数据，并且将数据输出至控制器。
[0026]所述存储器可具有包括所述多个存储器单元的三维存储器阵列。所述三维存储器 阵列可包括非易失性存储器，其以单片方式形成在具有设置在硅衬底上的有源区域的存储 器单元的一个或多个物理层级中。所述三维存储器阵列可包括存储器单元，存储器单元中 的每一个包括电荷俘获层。
[0027] 根据本发明构思的其它实施例，提供了一种数据存储装置，其包括存储器和控制 器。所述存储器包括多个存储器单元。所述控制器配置为响应于控制码补偿存储器单元的 初始阈电压漂移。所述控制器包括CPU，其配置为产生针对第一写地址的第一压缩值，所述 第一写地址对应于在不同的时间间隔中的第一时间间隔期间输入的第一写请求，并且将第 一压缩值存储在多个表中的第一表中。所述CHJ包括:压缩值产生模块，其配置为产生针对 第一写地址的第一压缩值以及针对读地址的第二压缩值，所述读地址对应于在所述不同的 时间间隔中的第二时间间隔期间输入的读请求;搜索引擎，其配置为利用对应于第一写请 求的第一时间戳从所述多个表中选择第一表，并且将第一压缩值存储在选中的第一表中， 其中，所述不同的时间间隔分别对应于所述多个表；以及判定模块，其配置为利用对应于读 请求的第二时间戳和第一表的索引产生控制码。
【附图说明】
[0028] 通过以下结合附图进行的描述将更加清楚地理解本发明构思的示例性实施例，其 中：
[0029] 图1是根据本发明构思的实施例的数据处理系统的框图；
[0030] 图2是根据本发明构思的实施例的图1所示的补偿电路的框图；
[0031]图3是根据本发明构思的实施例的图2所示的处理第一写地址的哈希值产生电路 的操作的概念图；
[0032]图4是根据本发明构思的实施例的图2所示的处理第二写地址的哈希值产生电路 的操作的概念图；
[0033]图5是根据本发明构思的实施例的图2所示的处理读地址的哈希值产生电路的操 作的概念图；
[0034] 图6是初始阈电压分布随时间的漂移的概念图；
[0035] 图7是根据本发明构思的实施例的存储在哈希表中的针对写地址的压缩值的时间 间隔的概念图；
[0036] 图8是根据本发明构思的实施例的用于补偿初始阈电压分布漂移的表的概念图；
[0037] 图9是根据本发明构思的另一实施例的数据处理系统的框图；
[0038]图10是根据本发明构思的实施例的在图1所示的中央处理单元(CPU)中运行的补 偿模块的操作的概念图；
[0039] 图11是根据本发明构思的实施例的图1或图9所示的第二存储器的框图；
[0040] 图12是根据本发明构思的实施例的在图1或图9所示的数据存储装置中执行的写 操作的流程图；
[0041] 图13是根据本发明构思的实施例的在图1或图9所示的数据存储装置中执行的读 操作的流程图；
[0042] 图14是在常规方法和根据本发明构思的各个实施例的方法中使用的存储器容量 的示图；
[0043] 图15是示出根据本发明构思的各个实施例的地址的定义的示图；以及
[0044] 图16是包括根据本发明构思的实施例的图1或图9所示的数据存储装置的数据中 心的框图。
【具体实施方式】
[0045] 将参照以下描述和附图详细描述实施例。然而，本发明构思可按照各种不同形式 实现，并且不应理解为仅限于本文阐述的实施例。相反，提供这些实施例作为示例，是为了 使得本公开将是彻底和完整的，并且将把本发明构思的范围完全传递给本领域普通技术人 员之一。因此，对于一些实施例而言，将不再描述已知的工艺、元件和技术。除非另有说明， 否则相同的附图标记在附图和撰写的描述中始终指代相同的元件，因此将不重复描述。在 附图中，为了清楚起见，可放大层和区的尺寸和相对尺寸。
[0046] 应该理解，当一个元件被称作"连接至"或"结合至"另一元件时，所述一个元件可 直接连接至或结合至所述另一元件，或者可存在中间元件。相反，当一个元件被称作"直接 连接"或"直接结合"至另一元件时，则不存在中间元件。如本文所用，术语"和/或"包括相关 所列项之一或多个的任何和所有组合，并且可简写为7"。
[0047]应该理解，虽然本文中可使用术语例如第一、第二