基于静态分析的异步电路时序检查方法
【专利摘要】本发明提供一种基于静态分析的异步电路时序检查方法。所述方法包括：分析逻辑设计文件，建立时序图；读入时序约束文件，在所述时序图上建立时序约束；进行时序检查；当时序检查未发现异常情况时，在所述时序图上提取异步时序路径并进行分析，计算异步时序路径的延迟信息；根据所述异步时序路径的延迟信息以及库文件中器件要求的延时信息，计算时序余量信息，根据所述时序余量信息判断用户设计是否满足时序要求。本发明能够判断异步电路是否出现时序问题，为集成电路设计者提供参考，以保证设计质量。
【专利说明】
基于静态分析的异步电路时序检查方法
技术领域
[0001]本发明涉及可编程集成电路设计技术领域，尤其涉及一种基于静态分析的异步电路时序检查方法。
【背景技术】
[0002]在集成电路的设计过程中，通常需要对设计的电路进行时序方面的分析和检查，以确保设计能够满足时序要求。一般而言，时序检查可以分为静态检查和动态检查两种。动态检查是通过构造测试向量在EDA(Electronic Design Automat1n，电子设计自动化)仿真平台上进行。这种检查精确度比较高，能够对功能进行验证，但受制于EDA平台的仿真速度，检查过程耗时较长。静态检查不对功能进行仿真，而是通过穷举法，使用数学计算的方式代替测试向量，由于无需使用EDA仿真平台，因此检查速度较快而且检查全面。
[0003]目前，使用静态时序分析技术主要对同步设计的逻辑进行建立和保持时间(setup/hold)方面的检查，而对异步电路则不做分析。实际上异步电路的设计是比较容易出现问题的，如果异步电路出现时序问题，会导致整个设计失败。
【发明内容】
[0004]本发明提供的基于静态分析的异步电路时序检查方法，能够判断异步电路是否出现时序问题，为集成电路设计者提供参考，以保证设计质量。
[0005]本发明提供一种基于静态分析的异步电路时序检查方法，包括:
[0006]分析逻辑设计文件，建立时序图；
[0007]读入时序约束文件，在所述时序图上建立时序约束；
[0008]进行时序检查；
[0009]当时序检查未发现异常情况时，在所述时序图上提取异步时序路径并进行分析，计算异步时序路径的延迟信息；
[0010]根据所述异步时序路径的延迟信息以及库文件中器件要求的延时信息，计算时序余量信息，根据所述时序余量信息判断用户设计是否满足时序要求。
[0011]可选地，所述分析逻辑设计文件，建立时序图包括:分析网表文件并抽取与时序相关的信息，将时序库中的延迟信息反标到时序图上。
[0012]可选地，所述读入时序约束文件，在所述时序图上建立时序约束包括:建立时序分析所必须的时钟约束、时序例外、输入端口延迟、输出端口延迟。
[0013]可选地，所述进行时序检查包括:检查未约束的管脚信息、组合环路。
[0014]可选地，所述在所述时序图上提取异步时序路径并进行分析，计算异步时序路径的延迟信息包括:
[0015]遍历时序图中所有可能的时序路径终点，确定属性为异步的时序路径终点作为异步时序路径的终点，从所述异步时序路径的终点开始沿信号传播的反方向进行搜索，将搜索到的时钟管脚或者输入端口作为异步时序路径的起点，提取所述异步时序路径的起点到所述异步时序路径的终点之间的路径为异步时序路径；
[0016]将所述异步时序路径中所有单元延迟和线路延迟之和作为所述异步时序路径的延迟信息。
[0017]可选地，所述根据所述异步时序路径的延迟信息以及库文件中器件要求的延时信息，计算时序余量信息包括:[0〇18] 将Recovery检测的延时信息减去所述异步时序路径的延迟信息，得到Recovery检测的时序余量信息；[0〇19]将所述异步时序路径的延迟信息减去Removal检测的延时信息，得到Removal检测的时序余量信息。
[0020]可选地，所述Re CO very检测的延时信息等于时钟的周期信息减去时序库中的 Recovery时间；[〇〇21 ] 所述Removal检测的延时信息等于时序库中的Removal时间。
[0022]可选地，所述根据所述时序余量信息判断用户设计是否满足时序要求包括:
[0023]当所述时序余量信息小于零，判定用户设计违反了时序要求；
[0024]当所述时序余量信息大于或等于零，判定用户设计满足时序要求。[〇〇25] 可选地，所述方法还包括:将所述异步时序路径的延迟信息、Recovery检测的延时信息、Removal检测的延时信息、Recovery检测的时序余量信息和Removal检测的时序余量信息以报告形式进行显示供用户查看。
[0026]本发明实施例提供的基于静态分析的异步电路时序检查方法，分析逻辑设计文件，建立时序图，读入时序约束文件，在所述时序图上建立时序约束，当时序检查未发现异常情况时，在所述时序图上提取异步时序路径并进行分析，计算异步时序路径的延迟信息， 根据所述异步时序路径的延迟信息以及库文件中器件要求的延时信息，计算时序余量信息，根据所述时序余量信息判断用户设计是否满足时序要求。与现有技术相比，本发明能够对异步电路进行时序检查，判断异步电路是否出现时序问题，为集成电路设计者提供参考， 以保证集成电路的异步设计不出现时序问题，提高设计的质量和效率。【附图说明】
[0027]图1为本发明实施例提高的基于静态分析的异步电路时序检查方法的流程图；
[0028]图2为本发明实施例提供的Removal时间的不意图；[0〇29]图3为本发明实施例提供的Recovery时间的示意图；
[0030]图4为本发明实施例提供的一种典型的异步时序分析示意图。【具体实施方式】
[0031]为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0032]本发明提供一种基于静态分析的异步电路时序检查方法，如图1所示，所述方法包括:
[0033]SI 1、分析逻辑设计文件，建立时序图。
[0034]具体地，分析网表文件并抽取与时序相关的信息，将时序库中的延迟信息反标到时序图上。其中，所述与时序相关的信息包括port端口、P in脚、net、参数等信息。
[0035]其中，所述逻辑设计文件和时序约束文件由用户提供，所述时序库是提供器件的延时等信息的库文件，由厂商提供。
[0036]S12、读入时序约束文件，在所述时序图上建立时序约束。
[0037]具体地，建立时序分析所必须的时钟约束、时序例外、输入端口延迟、输出端口延迟等。其中所述时序例外指不做时序分析的情形。
[0038]S13、进行时序检查。
[0039]其中，所述时序检查包括检查未约束的管脚信息，组合环路等。
[0040]S14、当时序检查未发现异常情况时，在所述时序图上提取异步时序路径并进行分析，计算异步时序路径的延迟信息。
[0041 ]具体地，遍历时序图中所有可能的时序路径终点，确定属性为异步的时序路径终点作为异步时序路径的终点(endpoint)，从所述异步时序路径的终点开始沿信号传播的反方向进行搜索，将搜索到的时钟管脚或者输入端口作为异步时序路径的起点(startpoint)，提取所述异步时序路径的起点到所述异步时序路径的终点之间的路径为异步时序路径；
[0042]将所述异步时序路径中所有单元延迟和线路延迟之和作为所述异步时序路径的延迟信息(Arrive Time)。
[0043]可选地，还可以先将搜索到的时钟管脚或者输入端口作为异步时序路径的起点，然后从所述异步时序路径的起点开始沿信号传播的方向进行搜索，遍历时序图中所有可能的时序路径终点，确定属性为异步的时序路径终点作为异步时序路径的终点，提取所述异步时序路径的起点到所述异步时序路径的终点之间的路径为异步时序路径。
[0044]S15、根据所述异步时序路径的延迟信息以及库文件中器件要求的延时信息，计算时序余量信息，根据所述时序余量信息判断用户设计是否满足时序要求。
[0045]具体地，将Recovery(恢复)检测的延时信息(Require Time)减去所述异步时序路径的延迟信息(Arrive Time)，得到Recovery检测的时序余量信息;将所述异步时序路径的延迟信息(Arrive Time)减去RemovaI (撤离)检测的延时信息(Require Time)，得到Remova I检测的时序余量信息。
[0046]当所述时序余量信息小于零，判定用户设计违反了时序要求；当所述时序余量信息大于或等于零，判定用户设计满足时序要求。
[0047]其中，所述Rec ο V e r y检测的延时信息等于时钟的周期信息减去时序库中的Recovery时间；所述1^1110￥31检测的延时信息等于时序库中的Removal时间。
[0048]对于异步控制信号而言，首先需要保障时钟边沿到异步信号的跳变边沿之间的延迟有充足的时间，这是因为正常的工作时钟边沿开始后，时序单元会进入工作状态，但如果此时有异步控制信号，则时序单元进入异步控制状态，异步控制信号必须保证信号控制时间足够长而不会让时序单元在异步控制信号释放后再次进入正常工作状态，从而保证异步控制成功，这也被称作Removal时间，如图2所示。其次异步控制信号在释放后，仍然必须留有足够时间让时序单元在下次工作时钟到来前能够恢复正常，否则工作时钟到来后，时序单元将处于未知状态从而导致时序单元工作失效，这也被称为Recovery时间，如图3所示。
[0049]进一步地，在步骤S15之后，还可以将所述异步时序路径的延迟信息(Arrive Time)、Recovery检测的延时信息(Require Time)、Removal检测的延时信息(Require Time)、Recovery检测的时序余量信息和Removal检测的时序余量信息以报告形式进行显示供用户查看。
[0050]本发明实施例提供的基于静态分析的异步电路时序检查方法，分析逻辑设计文件，建立时序图，读入时序约束文件，在所述时序图上建立时序约束，当时序检查未发现异常情况时，在所述时序图上提取异步时序路径并进行分析，计算异步时序路径的延迟信息， 根据所述异步时序路径的延迟信息以及库文件中器件要求的延时信息，计算时序余量信息，根据所述时序余量信息判断用户设计是否满足时序要求。与现有技术相比，本发明能够对异步电路进行时序检查，判断异步电路是否出现时序问题，为集成电路设计者提供参考， 以保证集成电路的异步设计不出现时序问题，提高设计的质量和效率。[〇〇51]如图4所示为一种典型的异步时序分析情形，RS是不受时钟CLK控制的异步复位控制信号。具体的，基于图4的基于静态分析的异步电路时序检查方法包括:[〇〇52]第一步，建立如图4所示的时序图，图中只含有时序单元FF0、FF1，以及相应的pin脚、port、net等时序信息。[〇〇53]第二步，建立时序约束，这里会创建一个时钟CLK，这个CLK须有时钟周期(Cycle)、时钟端口信息。[〇〇54]第三步，进行时序检查，检查是否有异常情况(如环路)需要告警。本实施例中没有异常情况。
[0055]第四步，提取时序路径。在本实施例中，异步时序路径的终点为RS，通过沿信号传播的反方向搜索可以找到时序路径的起点为CK，这样就有一条CK_>RS的异步时序路径。 [0〇56]第五步，计算该条异步时序路径的延迟信息(Arrive Time)时，将CK->Q的延迟信息和到达RS的中间组合路径的延迟信息进行相加得到，如图4已用箭头标明。
[0057]T_arr = T_ck2q+T_comb ine
[0058]Recovery检测的延时信息(Require Time)为CLK的周期时间(Cycle)减去时序库中的Recovery时间:
[0059]T_req = T_cycle-T_recpvey[〇〇60]Recovery检测的时序余量信息Slack值等于Recovery检测的延时信息(RequireTime)减去该条异步时序路径的延迟信息(Arrive Time):
[0061]T_slack = T_req-T_arr
[0062]Removal检测的延时信息Require Time为时序库中的Removal时间:
[0063]T_req = T_removal
[0064]Removal检测的时序余量信息Slack值等于该条异步时序路径的延迟信息(Arrive Time)减去Removal检测的延时信息(Require Time):
[0065]T_slack = T_arr~T_req
[0066]如果Slack为负，表明用户设计违反了时序要求，用户需要对设计进行修改;如果 Slack为正，则表明用户设计满足时序要求;如果Slack为0，则表明用户设计刚好满足要求。 Removal和Recovery检查结果通过报告形式显示给用户查看，报告中包含异步时序路径信息、Arrive Time、Require Time以及Slack信息等。
[0067]以上所述，仅为本发明的【具体实施方式】，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。
【主权项】
1.一种基于静态分析的异步电路时序检查方法，其特征在于，包括:分析逻辑设计文件，建立时序图；读入时序约束文件，在所述时序图上建立时序约束；进行时序检查；当时序检查未发现异常情况时，在所述时序图上提取异步时序路径并进行分析，计算 异步时序路径的延迟信息；根据所述异步时序路径的延迟信息以及库文件中器件要求的延时信息，计算时序余量 信息，根据所述时序余量信息判断用户设计是否满足时序要求。2.根据权利要求1所述的方法，其特征在于，所述分析逻辑设计文件，建立时序图包括: 分析网表文件并抽取与时序相关的信息，将时序库中的延迟信息反标到时序图上。3.根据权利要求1所述的方法，其特征在于，所述读入时序约束文件，在所述时序图上 建立时序约束包括:建立时序分析所必须的时钟约束、时序例外、输入端口延迟、输出端口 延迟。4.根据权利要求1所述的方法，其特征在于，所述进行时序检查包括:检查未约束的管 脚信息、组合环路。5.根据权利要求1所述的方法，其特征在于，所述在所述时序图上提取异步时序路径并 进行分析，计算异步时序路径的延迟信息包括:遍历时序图中所有可能的时序路径终点，确定属性为异步的时序路径终点作为异步时 序路径的终点，从所述异步时序路径的终点开始沿信号传播的反方向进行搜索，将搜索到 的时钟管脚或者输入端口作为异步时序路径的起点，提取所述异步时序路径的起点到所述 异步时序路径的终点之间的路径为异步时序路径；将所述异步时序路径中所有单元延迟和线路延迟之和作为所述异步时序路径的延迟 fg息。6.根据权利要求5所述的方法，其特征在于，所述根据所述异步时序路径的延迟信息以 及库文件中器件要求的延时信息，计算时序余量信息包括:将Recovery (恢复)检测的延时信息减去所述异步时序路径的延迟信息，得到Recovery 检测的时序余量信息；将所述异步时序路径的延迟信息减去Removal (撤离)检测的延时信息，得到Removal检 测的时序余量信息。7.根据权利要求6所述的方法，其特征在于，所述Recovery检测的延时信息等于时钟的 周期信息减去时序库中的Recovery时间；所述Remo va 1检测的延时信息等于时序库中的Remo va 1时间。8.根据权利要求7所述的方法，其特征在于，所述根据所述时序余量信息判断用户设计 是否满足时序要求包括:当所述时序余量信息小于零，判定用户设计违反了时序要求；当所述时序余量信息大于或等于零，判定用户设计满足时序要求。9.根据权利要求1所述的方法，其特征在于，所述方法还包括:将所述异步时序路径的 信息、Recovery检测的延时信息、Removal检测的延时信息、Recovery检测的时序余量信息 和Removal检测的时序余量信息以报告形式进行显示供用户查看。
【文档编号】G06F17/50GK106096171SQ201610455917
【公开日】2016年11月9日
【申请日】2016年6月22日
【发明人】陶思敏, 张恒
【申请人】深圳市紫光同创电子有限公司