异步复位同步释放带宽可控的复位电路的制作方法
【技术领域】
[0001]本实用新型公开了异步复位同步释放带宽可控的复位电路，属于数字集成电路的
技术领域。
【背景技术】
[0002] 在ASIC设计中，复位一直是一个基本而又重要的问题，通常分为同步复位和异步 复位。同步复位是指复位信号要等待下一个时钟有效沿到来时对触发器进行复位，异步复 位则不需要等待下一个时钟有效沿的到来直接对触发器进行复位。
[0003] 同步复位和异步复位各有优缺点：同步复位容易综合，便于时序分析，能降低亚稳 态出现的概率，但是同步复位信号的有效周期必须大于一个时钟周期，才能被采样执行复 位，而且由于大多数的单元库内的触发器只有异步复位端口，采用同步复位会耗费较多的 逻辑资源，另外，在异步复位信号释放的时候容易出问题，甚至会产生亚稳态;异步复位不 需要时钟，更节省逻辑资源，但是异步复位时序分析的复杂性要高于同步复位。
[0004] 所以，结合两者的优点，如今大部分ASIC设计推荐使用异步复位同步释放的复位 方式。授权公告号为CN100549909C的专利公开了一种异步复位电路及其实现方法，采用的 是两级触发器串联并且第一级触发器的输入端接高电平，复位信号释放后经过两个时钟上 升沿后输入到系统内复位信号才跟时钟信号一起同步释放，同步释放带宽受串接的触发器 个数的限制，如果需要增大同步释放带宽，只能增加串联触发器的个数，势必造成更多的资 源浪费。 【实用新型内容】
[0005] 本实用新型所要解决的技术问题是针对上述【背景技术】的不足，提供了异步复位同 步释放带宽可控的复位电路，实现了异步复位同步释放带宽的可控，解决了现有技术中异 步复位电路的同步释放带宽受串接的触发器个数的限制的技术问题。
[0006] 本实用新型为实现上述实用新型目的采用如下技术方案：
[0007] 异步复位同步释放带宽可控的复位电路，包括:延时计数器电路和输出控制电路， 所述延时计数器电路包括N位延时计数器子模块，其中，
[0008] 各位延时计数器子模块的第一输入端接各自的数据输出端，各位延时计数器子模 块的时钟端口接系统时钟信号，各位延时计数器子模块的复位端口接系统外部异步复位信 号，第1位延时计数器子模块的第二输入端接输出控制电路的输出端，第2位至第N位延时计 数器子模块的第二输入端分别与其前一位延时计数器子模块的进位信号输出端连接，输出 控制电路的输入端接各位延时计数器子模块的数据输出端，N为整数。
[0009] 作为所述异步复位同步释放带宽可控的复位电路的进一步优化方案，第1位延时 计数器子模块为由同或门和带有异步复位端口的D触发器组成的计数电路，其中，
[0010]同或门的第一输入端作为该子模块的第一输入端与D触发器的数据输出端连接， 同或门的第二输入端作为该子模块的第二输入端与输出控制电路的输出端连接，同或门的 输出端与D触发器的数据输入端并接作为该子模块的进位信号输出端，D触发器的时钟信号 输入端作为该子模块的时钟端口接收系统时钟信号，D触发器的异步复位端作为该子模块 的复位端口接收系统外部异步复位信号，D触发器的数据输出端与控制电路的输入端连接。
[0011] 进一步的，所述异步复位同步释放带宽可控的复位电路中，第2位至第N-1位延时 计数器子模块的电路结构相同，均包括所述计数电路以及由反相器和或门组成的进位电 路，其中，反相器的输入端与D触发器的数据输出端连接，或门的一个输入端与反相器的输 出端连接，或门的另一个输入端与D触发器的数据输入端连接，或门的输出端作为第2位至 第N-1位延时计数器子模块中任一子模块的进位信号输出端。
[0012] 再进一步的，所述异步复位同步释放带宽可控的复位电路中，第N位延时计数器子 模块与第1位延时计数器子模块电路结构相同。
[0013] 更进一步的，所述异步复位同步释放带宽可控的复位电路中，输出控制电路为N输 入与门电路。
[0014] 作为所述异步复位同步释放带宽可控的复位电路的更进一步优化方案，N的取值 为3〇
[0015] 本实用新型采用上述技术方案，具有以下有益效果：
[0016] (1)本实用新型涉及的异步复位同步释放电路，有效过滤了短时间外部复位信号 释放，增强了复位信号的可靠性；
[0017] (2)延时计数器电路可以通过扩展触发器的位数N，使得异步复位信号释放后经过 Κτ?个系统时钟上升沿后同步释放，实现异步复位同步释放带宽的可控。
【附图说明】
[0018] 图1为本实用新型复位电路的框图。
[0019] 图2为具体实施例中实现经过7个时钟上升沿后同步释放复位操作的复位电路。 [0020]图3为图2所不电路的仿真波形不意图。
[0021] 图中标号说明：101为延时计数器电路、102为输出控制电路、103为第一D触发器、 104为第二D触发器、105为第三D触发器、106为第一同或门、107为第二同或门、108为第三同 或门、109为二输入或门、110为反相器、111为三输入与门。
【具体实施方式】
[0022] 下面结合附图对实用新型的技术方案进行详细说明。
[0023] 本实用新型涉及的异步复位同步释放带宽可控的复位电路如图1所示，包括:延时 计数器电路和输出控制电路，所述延时计数器电路包括Ν位延时计数器子模块，Ν为整数。 各位延时计数器子模块的第一输入端接各自的数据输出端，各位延时计数器子模块的时钟 端口接系统时钟信号，各位延时计数器子模块的复位端口接系统外部异步复位信号，第1位 延时计数器子模块的第二输入端接输出控制电路的输出端，第2位至第Ν位延时计数器子模 块的第二输入端分别与其前一位延时计数器子模块的进位信号输出端连接，输出控制电路 的输入端接各位延时计数器子模块的数据输出端。输出控制电路为Ν输入与门电路，可根据 延时计数器子模块的个数用多个与门电路实现。
[0024] 第1位延时计数器子模块为由同或门和带有异步复位端口的D触发器组成的计数 电路。同或门的第一输入端作为该子模块的第一输入端与D触发器的数据输出端连接，同或 门的第二输入端作为该子模块的第二输入端与输出控制电路的输出端连接，同或门的输出 端与D触发器的数据输入端并接作为该子模块的进位信号输出端，D触发器的时钟信号输入 端作为该子模块的时钟端口接收系统时钟信号，D触发器的异步复位端作为该子模块的复 位端口接收系统外部异步复位信号，D触发器的数据输出端与控制电路的输入端连接。
[0025] 第2位至第N-1位延时计数器子模块的电路结构相同，均包括实现第1位延时计数 器子模块的计数电路以及由反相器和或门组成的进位电路。反相器的输入端与D触发器的 数据输出端连接，或门的一个输入端与反相器的输出端连接，或门的另一个输入端与D触发 器的数据输入端连接，或门的输出端作为第2位至第N-1位延时计数器子模块中任一子模块 的进位信号输出端。
[0026] 第N位延时计数器子模块与第1位延时计数器子模块电路结构相同，因最高位无需 进位操作，所以第N位延时计数器子模块可以省去进位电路以及进位信号输出端口。
[0027] 当N取值为3时，复位电路可以在经过7个时钟上升沿后同步释放复位操作，该复位 电路如图2所示，延时计数器电路101和输出控制电路102,延时计数器电路101由三个带低 电平复位端、时钟上升沿触发的D触发器(第一 D触发器103、第二D触发器104、第三D触发器 105)，以及三个两输入同或门（第一同或门106、第二同或门107、第三同或门108)、一个两输 入或门109和一个反相器110组成。第一 D触发器103的数据输入端与第一同或门106的输出 端相连，第一D触发器103的时钟端与系统时钟elk相连，第一D触发器103的复位端与系统外 部异步复位信号rst_async_n相连，第一 D触发器103的数据输出端与第一同或门106的一个 输入端相连，第一同或门106的另一输入端与输出到系统内部的