一种基于魂芯一号的新型雷达信号处理器的制造方法
【专利摘要】本实用新型属于雷达信号处理领域，特别涉及一种基于魂芯一号的新型雷达信号处理器。本实用新型包括FPGA单元，所述FPGA单元与第一数字信号处理芯片单元、第二数字信号处理芯片单元之间通过两路4位的链路口双向通信连接，第一数字信号处理芯片单元与第二数字信号处理芯片单元之间通过两路4位的链路口双向通信连接，所述FPGA单元与第一DDR2芯片单元、第二DDR2芯片单元、光纤单元、网络单元之间双向通信连接，所述第一数字信号处理芯片单元、第二数字信号处理芯片单元的型号均为中国电子科技集团公司第三十八研究所生产的BWDSP100的芯片。因此本实用新型优化了系统的硬件架构，极大地缩短了数据的传输时间，降低了采购成本，便于大批量生产。
【专利说明】
一种基于魂芯一号的新型雷达信号处理器
技术领域
[0001]本实用新型属于雷达信号处理领域，特别涉及一种基于魂芯一号的新型雷达信号处理器。
【背景技术】
[0002]目前，国内的雷达信号处理器多应用于数字信号处理运算的场合，已成功地应用于地面、舰载、机载、星载等领域，并以双片DSP耦合加FPGA的硬件架构为主。在现有的几种基于魂芯一号的双片DSP耦合加FPGA硬件架构的信号处理器中，主要存在以下几点缺陷:
[0003]1、采用两片DSP芯片和DDR2芯片分别相连，由于DDR2芯片只有一路数据总线，无法在读取数据运算的同时向DDR2芯片内存储数据，为了保证输入数据流的连续性，只能将数据先存储在与FPGA相连的两片静态随机存储芯片SSRAM中进行乒乓操作，等待数据积累完成后，将所有数据通过链路口传输至DSP芯片，由于DSP芯片内部数据存储空间不够，则必须再存储至DDR2芯片内，DSP芯片再依次读取DDR2芯片相应地址上的内容进行计算，中间环节多，操作复杂，而且SSRAM读写速度是DDR2芯片的四分之一，在数据的传输环节上就浪费了大量的时间。
[0004]2、原有的信号处理平台由于采用了 SSRAM这种静态随机存储芯片，其成本是DDR2芯片的十倍以上，而且由于工艺原因SSRAM存储容量一般较小，往往不能积累足够多的数据，在许多场合的应用中会带来相当的不便，而且原有的信号处理平台上采用了大量即将停产或已经停产的集成电路芯片，为大批量的生产采购造成了麻烦，大大提高了采购成本。
【实用新型内容】
[0005]本实用新型为了克服上述现有技术的不足，提供了一种基于魂芯一号的新型雷达信号处理器，本实用新型不仅优化了系统的硬件架构，缩短了数据的传输时间，而且降低了成本，适合大批量生产。
[0006]为实现上述目的，本实用新型采用了以下技术措施:
[0007]一种基于魂芯一号的新型雷达信号处理器，包括FPGA单元，还包括与所述FPGA单元双向通信连接的并且有用于进行数据存储的第一 DDR2芯片单元、第二 DDR2芯片单元，所述FPGA单元与第一数字信号处理芯片单元、第二数字信号处理芯片单元之间双向通信连接，所述第一数字信号处理芯片单元、第二数字信号处理芯片单元的型号均为中国电子科技集团公司第三十八研究所生产的BWDSP100的芯片；
[0008]所述第一数字信号处理芯片单元和第二数字信号处理芯片单元之间双向通信连接；
[0009 ] 所述FPGA单元还与光纤单元、网络单元之间双向通信连接。
[0010]本实用新型还可以通过以下技术措施进一步实现。
[0011]优选的，所述FPGA单元分别与第一数字信号处理芯片单元、第二数字信号处理芯片单元之间通过两路4位的链路口连接，所述第一数字信号处理芯片单元与第二数字信号处理芯片单元之间通过两路4位的链路口连接。
[0012]优选的，所述FPGA单元的型号为美国Altera公司生产的EP4CGX150芯片。
[0013]优选的，所述第一DDR2芯片单元、第二DDR2芯片单元的总线宽度均为64位。
[0014]进一步的，所述第一DDR2芯片单元、第二DDR2芯片单元的型号均为美国Micron公司生产的MT47H128M16HG芯片。
[0015]进一步的，所述第一DDR2芯片单元、第二DDR2芯片单元之间采用乒乓结构。
[0016]本实用新型的有益效果在于:
[0017]I )、摒弃了现有技术中的两片DSP芯片和DDR2芯片分别相连的系统硬件架构，本实用新型包括FPGA单元，所述FPGA单元与第一 DDR2芯片单元、第二 DDR2芯片单元、第一数字信号处理芯片单元、第二数字信号处理芯片单元之间双向通信连接，所述第一数字信号处理芯片单元和第二数字信号处理芯片单元之间双向通信连接，本实用新型优化了系统的硬件架构，极大地缩短了数据的传输时间，而且由于第一 DDR2芯片单元、第二 DDR2芯片单元之间采用乒乓结构，读写数据相互独立，因此在运算过程中，可以不计入将数据写入DDR2的时间。
[0018]2)、由于本实用新型不再使用较为昂贵的SSRAM器件，而是选用了DDR2存储芯片，极大地降低了采购成本，便于大批量生产。
[0019]3)、所述FPGA单元分别与第一数字信号处理芯片单元、第二数字信号处理芯片单元之间通过两路4位的链路口连接，所述第一数字信号处理芯片单元与第二数字信号处理芯片单元之间通过两路4位的链路口连接，因此第一数字信号处理芯片单元、第二数字信号处理芯片单元既可以配置成并行处理模式也可以配置成流水处理模式，这样灵活的配置方式可以给设计人员编写程序带来很大的便利，有效地提升本信号处理器的工作效率。
【附图说明】
[0020]图1为本实用新型的电路原理框图；
[0021]图2为本实用新型的数字信号处理芯片单元工作在流水工作模式时的数据流向图；
[0022]图3为本实用新型的数字信号处理芯片单元工作在并行工作模式时的数据流向图。
[0023]图中的附图标记含义如下:
[0024]I — FPGA单元2—第一 DDR2芯片单元
[0025]3—第二 DDR2芯片单元4 一第一数字信号处理芯片单元
[0026]5—第二数字信号处理芯片单元 6—光纤单元
[0027]7—网络单元
【具体实施方式】
[0028]下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
[0029]如图1所示，一种基于魂芯一号的新型雷达信号处理器，包括FPGA单元I，还包括与所述FPGA单元I双向通信连接的并且有用于进行数据存储的第一 DDR2芯片单元2、第二 DDR2芯片单元3，所述FPGA单元I分别与第一数字信号处理芯片单元4、第二数字信号处理芯片单元5之间通过两路4位的链路口双向通信连接，所述第一数字信号处理芯片单元4与第二数字信号处理芯片单元5之间通过两路4位的链路口连接，所述FPGA单元I还与光纤单元6、网络单元7之间双向通信连接。
[0030]所述第一数字信号处理芯片单元4、第二数字信号处理芯片单元5的型号均为中国电子科技集团公司第三十八研究所生产的BWDSP100的芯片;所述FPGA单元I的型号为美国Altera公司生产的EP4CGX150芯片;所述第一 DDR2芯片单元2、第二 DDR2芯片单元3的型号均为美国Micron公司生产的MT47H128M16HG芯片；且第一 DDR2芯片单元2、第二 DDR2芯片单元3的总线宽度均为64位。
[0031]所述第一 DDR2芯片单元2、第二 DDR2芯片单元3之间采用乒乓结构。
[0032]本实用新型在使用时，可以与现有技术中的软件配合来进行使用。下面结合现有技术中的软件对本实用新型的工作原理进行描述，但是必须指出的是:与本实用新型相配合的软件不是本实用新型的创新部分，也不是本实用新型的组成部分。
[0033]如图2所示，由光纤单元6输入的数据被EP4CGX150芯片存入第一 DDR2芯片单元2中，而在数据流保持传输的同时，数字信号处理芯片单元对已经完成数据积累的第二DDR2芯片单元3上的数据进行读取运算的操作。第二数字信号处理芯片单元5首先向EP4CGX150芯片发送读取第二 DDR2芯片单元3的数据指令，并指定读取的地址，EP4CGX150芯片读取第二DDR2芯片单元3数据后通过Link 口将数据传输至第二数字信号处理芯片单元5，第二数字信号处理芯片单元5完成第一个步骤的运算后将中间结果传输至第一数字信号处理芯片单元4，再继续读取下一批地址上的数据进行新一轮的运算，此时第一数字信号处理芯片单元4对第二数字信号处理芯片单元5上一轮的中间运算结果进行下一个步骤的运算，运算完成后将运算结果通过Link 口传输至EP4CGX150芯片，EP4CGX150芯片则将结果打包通过网络单元7传输至终端。当所有的数据运算完成后，第一数字信号处理芯片单元4和第二数字信号处理芯片单元5进入等待状态，当第一 DDR2芯片单元2完成数据积累时，EP4CGX150芯片发送一个外部中断给第二数字信号处理芯片单元5，通知其可以开始读取第一 DDR2芯片单元2上的数据进行运算了，而此时新输入的数据将存储在第二DDR2芯片单元3中，这样就完成了一整个运算周期的操作。
[0034]如图3所示，由光纤单元6输入的数据被EP4CGX150芯片存入第一DDR2芯片单元2中，而在数据流保持传输的同时，数字信号处理芯片单元对已经完成数据积累的第二DDR2芯片单元3上的数据进行读取运算的操作。第二数字信号处理芯片单元5首先向EP4CGX150芯片发送读取第二 DDR2芯片单元3的数据指令，并指定读取的地址，EP4CGX150芯片读取第二DDR2芯片单元3数据后通过Link 口将数据传输至第二数字信号处理芯片单元5，然后第一数字信号处理芯片单元4也向EP4CGX150芯片发送读取第二 DDR2芯片单元3的数据指令，并指定读取的地址，EP4CGX150芯片读取第二 DDR2芯片单元3的数据通过Link 口传输至第一数字信号处理芯片单元4，第一数字信号处理芯片单元4、第二数字信号处理芯片单元5完成运算后，再将运算结果通过各自的Link 口传输至EP4CGX150芯片，EP4CGX150芯片则将结果打包通过网络单元7传输至终端。当所有的数据运算完成后，第一数字信号处理芯片单元4和第二数字信号处理芯片单元5进入等待状态，当第一DDR2芯片单元2完成数据积累时，EP4CGX150芯片发送一个外部中断给第二数字信号处理芯片单元5，通知其可以开始读取第一DDR2芯片单元2上的数据进行运算了，而此时新输入的数据将存储在第二DDR2芯片单元3中，这样就完成了一整个运算周期的操作。
【主权项】
1.一种基于魂芯一号的新型雷达信号处理器，包括FPGA单元(I)，其特征在于:还包括与所述FPGA单元(I)双向通信连接的并且有用于进行数据存储的第一 DDR2芯片单元(2)、第二 DDR2芯片单元(3)，所述FPGA单元(I)与第一数字信号处理芯片单元(4)、第二数字信号处理芯片单元(5)之间双向通信连接，所述第一数字信号处理芯片单元(4)、第二数字信号处理芯片单元(5)的型号均为中国电子科技集团公司第三十八研究所生产的BWDSP100的芯片； 所述第一数字信号处理芯片单元(4)和第二数字信号处理芯片单元(5)之间双向通信连接； 所述FPGA单元(I)还与光纤单元(6)、网络单元(7)之间双向通信连接。2.如权利要求1所述的一种基于魂芯一号的新型雷达信号处理器，其特征在于:所述FPGA单元(I)分别与第一数字信号处理芯片单元(4)、第二数字信号处理芯片单元(5)之间通过两路4位的链路口连接，所述第一数字信号处理芯片单元(4)与第二数字信号处理芯片单元(5)之间通过两路4位的链路口连接。3.如权利要求2所述的一种基于魂芯一号的新型雷达信号处理器，其特征在于:所述FPGA单元(I)的型号为美国Altera公司生产的EP4CGX150芯片。4.如权利要求1所述的一种基于魂芯一号的新型雷达信号处理器，其特征在于:所述第一DDR2芯片单元(2)、第二 DDR2芯片单元(3)的总线宽度均为64位。5.如权利要求1或4所述的一种基于魂芯一号的新型雷达信号处理器，其特征在于:所述第一DDR2芯片单元(2)、第二DDR2芯片单元(3)的型号均为美国Micron公司生产的MT47H128M16HG 芯片。6.如权利要求5所述的一种基于魂芯一号的新型雷达信号处理器，其特征在于:所述第一DDR2芯片单元(2)、第二 DDR2芯片单元(3)之间采用乒乓结构。
【文档编号】G06F13/16GK205608712SQ201620244444
【公开日】2016年9月28日
【申请日】2016年3月24日
【发明人】张阳, 徐鹏来, 高仲辉, 方冰
【申请人】安徽四创电子股份有限公司