一种用于SerDes低电压多电平输出表决器设计方法与流程

本发明提供了一种用于10gserdes芯片低电压供电情况下，多电平输出表决器电路设计方法。

背景技术：

随着集成电路工艺的不断进步，一方面，芯片的供电电压在不断的减少，已经由3.3v下降到了现在的1.0v，另一方面，serdes芯片使用的传统表决器电路，利用逻辑与非门实现在表决变量较少(如4个输入)且供电电压较高时的时候，该电路能够迅速的输出判决结果，但是一旦表决变量较多(如8个以上输入)且供电电压低，导通电阻会加大，该电路已经不能有效工作在高速低供电电压状态下。

而本发明通过一种新颖的表决电路以实现相应的判决算法，一方面使之能在低供电电压下能正常工作，另一方面提高了检测速度和降低了环路延迟，提高了serdes芯片的整体性能。

技术实现要素：

一种用于10gserdes芯片低电压供电情况下，多电平输出表决器电路设计方法，该方法包括以下步骤：建立多电平表决器模型；设计表决器电路结构，选择传输门尺寸；仿真验证并优化选择器电路传输门，检测表决器输出。

附图说明

在本专利申请的权利要求书中，具体地指出了本发明的主题，并清楚地对其提出了专利保护。然而参照下面的详细说明和附图，可以更好的理解本发明的有关结构和实现方法以及其目的、特征和优势；

图1为低电压供电多电平表决器结构框图；

图2为表决器仿真结果波形。

具体实施方式

在以下的详细说明中，描述了特定的细节以便提供对本发明全面的理解。然而本专业的技术人员会认识到，本发明也可以用其它相类似的细节实施。

如图1所示一种低电压供电多电平输出表决器的电路设计，表决电路由22个二选一选择器构成，每个选择器有两个输入端（a和b）和一个输出端（c），选择器的选择控制端（d）的信号是相位检测结果t[k]。表决器电路的平均电路环路延迟最大值，是单个二选一选择器电路延迟的7倍，因此通过仿真确定选择器电路的传输门，可以获得最优的环路延迟。

表决器逻辑仿真结果，如图2所示。

虽然此处说明描述了本发明的某此特征及一种实现方法，但是对于本专业的技术人员来说，将会出现许多修改、替换、变化和等效代换。因此，本发明的保护范围由所附的权利要求的范围为准。

技术特征：

技术总结
本发明提供了一种用于10G SerDes芯片低电压供电情况下，多电平输出表决器电路设计方法，具体而言，即在10G SerDes高速串行环境下，低电压供电，实现对输入数据和采样时钟相位检测结果进行多数表决的电路设计方法。

技术研发人员：濮国亮;沈寒冰;董尧君;吴俊辉
受保护的技术使用者：苏州超锐微电子有限公司
技术研发日：2016.05.06
技术公布日：2017.11.14