专利名称：条件放电且差分输入输出的cmos电平转换触发器的制作方法
技术领域：
“条件放电且差分输入输出的CMOS电平转换触发器”直接应用的技术领域是多电源电压的集成电路设计。所提出电路是一类适用于低摆幅时钟网络，低摆幅数据信号的用于低电压向高电压转换的CMOS触发器电路单元。
背景技术：
随着CMOS集成电路制造工艺的进步，集成电路的规模和复杂性日益增大，集成电路的功耗和散热问题越来越得到来自工业界和学术界的重视。CMOS集成电路的功耗来源主要有动态功耗、静态功耗、短路电流功耗和泄漏电流功耗。就目前而言，集成电路的动态功耗仍占主要部分。在一定电路性能约束下，CMOS集成电路的动态功耗PDynamic可以表示为PDynamic=fCeffVdd2---(1)]]>其中Ceff=Σi=1NaikiCi.]]>这里，f为电路的工作频率，ai为第i个节点的信号的翻转概率，ki为节点i处电压摆幅系数(如果是全摆幅，则ki＝1)，Ci为节点i处的总电容，Vdd为电源电压。从式(1)中可见，减小ai、Ci、Vdd和ki均可以减小电路的动态功耗。然而由于动态功耗与电源电压是平方依赖关系，因此减小电源电压可以极大的减小动态功耗。于是，允许一个集成电路中多个电源电压的技术应运而生，比如含有两个电源电压。用VDDL表示低摆幅电源电压。VDDH表示高摆幅电源电压。图1显示了一种多电源电压设计的框图。
在多电源电压的集成电路设计中，电平转换器是不可或缺的电路单元。它们被放置在低电源电压部分单元和高电源电压部分单元之间作为接口电路。如果没有它们，则高电源电压部分单元中的PMOS晶体管由于直接被低电源电压的信号驱动，不能彻底关断而导致出现大的漏电流。为了降低插入电平转换器带来的影响，集总电压降低技术(clustered voltage scaling)被研究者提出来用于降低电平转换器带来的面积和延时的损耗(见文献K.Usami and M.Horowitz，“Clustered voltage scaling technique for low-power design，”in Proc.Int.Symp.LowPower Design，Dana Point，CA，Apr.1995，pp.3-8.)。在这种方法中，电平转换器被集成在了触发器内部。
图2显示的是触发器电路单元示意图。如图3所示为广泛应用在数字电路标准单元库设计中的传统的触发器电路单元基本电路结构，这里以Chartered 0.18μm工艺数字标准单元库中互补输出，上升沿触发的触发器电路单元DFNRB1为例说明(见文献Manual of“Chartered0.18micron，1.8volt Optimum Silicon SC Library CSM18OS120”，Version 1.2 February 2003.)。这种电路结构的主要特点是电路结构比较简单，但是不适合低时钟信号摆幅时钟网络系统的设计，同时由于每一次时钟信号翻转都会引起电路内部节点的翻转，电路功耗比较大。差分输入输出的触发器电路因具有较为对称的输出特性而得到广泛应用。为了降低功耗，研究者曾考虑仅仅时钟信号为低摆幅，数据信号为高摆幅的情况。H.Kawaguchi提出一种可以采用低电压摆幅时钟信号驱动的触发器电路RCSFF(见文献H.Kawaguchi and T.Sakurai“AReduced Clock-Swing Flip-Flop(RCSFF) for 63％ Power Reduction”′，IEEE JOURNAL OFSOLID-STATE CIRCUITS，VOL.33，NO.5，MAY 1998，PP.807-811.)，但是这种电路的问题是在每一次时钟信号低电平时，都会对电路内部节点预充电，会造成额外的能量消耗。在RCSFF电路的基础上，Y.Zhang提出一种条件预充结构的低电压摆幅时钟信号驱动的触发器电路SAFF_CP(见文献Y.Zhang，H.Yang，and H.Wang，“Low clock-swing conditional-prechargeflip-flop for more than 30％ power reduction，”Electron.Lett.，vol.36，no.9，pp.785-786，Apr.2000.)，如图4所示。这种触发器电路的最大特点是除了保持能够工作在低电压摆幅条件下；同时，如果触发器电路输入端在时钟信号低电平时保持不变，电路不会在时钟信号低电平期间对其内部节点预充电。这一技术的采用，极大的降低了触发器电路本身的功耗。但是，SAF_CP电路中，需要一个额外的衬底偏置电源，且由于采用条件预充机制，使得晶体管MP1和MP2不能完全截止，导致电路的泄漏电流功耗增大，这个问题尤其在采用低摆幅时钟信号驱动后更加严重。更为严重的是，以上所有电路均不能工作在数据信号和时钟信号均为低电平的情况，也就是说它们都不能作为电平转换的接口电路。目前能够作为高低电平转换功能的触发器还很少。
Fujio Ishihara等人提出过一种可以用于电平转换的差分输入输出电路PSA(见文献Fujio Ishihara，Farhana Sheikh，and Borivoje Nikolic，“Level conversion for dual-supplysystems，”IEEE Transactions on Very Large Scale Integration(VLSI)Systems，Vol.12，No.2，Feb.2004)。H.Hamada等人也提出过基于敏感放大器的电平转换触发器CSSA(见文献H.Hamadaet al.，“A top-down low power design technique using clustered voltage scaling with variablesupply-voltage scheme，”Custom Integrated Circuits Conf.，PP.495-498，1998.)。但是这些电路依旧存在上述RCSFF类似的冗余翻转问题，从而具有较大的功耗浪费。H.Mahmoodi-Meimand等人经过分析，提出了采用条件捕获技术的差分电平转换触发器SPFF，消除了内部的冗余翻转，降低了功耗(见文献H.Mahmoodi-Meimand et al.，”Self-precharging flip-flop(SPFF)A newlevel converting flip-flop”)。但是该电路采用了很多晶体管(48个)，需要占用较大的面积和功耗。
发明内容
本发明的目的是提出两种集成电平转换功能的CMOS差分输入输出触发器D_LH_DEFF和S_LH_DEFF。由于电路采用新的条件放电机制和充电机制，消除了触发器的内部冗余翻转和降低漏电流，减小了电路的功耗。动态输出级的D_LH_DCFF的基本结构如图5和所示，其显式脉冲驱动方式的电路为图9和图10所示，其中图9为时钟单边沿触发，图10为时钟双边沿触发。静态输出级的S_LH_DCFF的基本结构如图6所示，其显式脉冲驱动方式的电路为图11和图12所示，其中图11为时钟单边沿触发，图12为时钟双边沿触发。
本发明的有益效果是与传统的数字标准单元触发器电路DFNRB1，RCSFF触发器电路，SAFF_CP触发器电路，PSA，SPFF触发器电路比较，本发明提出的D_LH_DEFF和S_LH_DEFF触发器采用较少的晶体管，能够在多电源电压的集成电路设计环境中作为接口电路，同时该电路消除了内部冗余翻转，降低了动态功耗，所提出的电路技术非常适合作为数字电路标准单元并应用在多电源电压低功耗集成电路设计中。
图1.现代多电源电压集成电路的设计思想框图。
图2.触发器电路单元示意图，D为数据信号输入端，CLK为时钟信号输入端，Q和Qb为互补信号输出端；图3.Chartered 0.18um工艺数字标准单元库中互补输出且上升沿触发的触发器电路单元DFNRB1电路结构图；图4.SAFF_CP触发器电路结构图；图5.本发明所述的D_LH_DEFF触发器电路结构图。PMOS晶体管p1，p2，p3，p4，p5，p6的衬底接VDDH。NMOS晶体管n1，n2，n3，n4，n5，n6，n7，n8，n9，n10，n11，n12的衬底接地。反相器inv1，inv2，inv6，inv7的电源电压为VDDH。反相器inv3，inv4，inv5的电源电压为VDDL。
图6.本发明所述的S_LH_DEFF触发器电路结构图。PMOS晶体管p3，p4，p5，p6的衬底接VDDH。NMOS晶体管n1，n2，n3，n4，n5，n6，n7，n8的衬底接地。反相器inv1，inv2的电源电压为VDDH。反相器inv3，inv4，inv5的电源电压为VDDL。与非门NAND3和NAND2的电源电压为VDDH。
图7.本发明所述的D_LH_DEFF和S_LH_DEFF触发器的时序图。
图8.本发明所述的D_LH_DEFF触发器在多电源电压下的HSPICE仿真图。
图9.本发明所述的D_LH_DEFF触发器的显式时钟脉冲驱动电路结构图，此为时钟单边沿触发。PMOS晶体管p1，p2，p3，p4，p5，p6的衬底接VDDH。NMOS晶体管n2，n3，n4，n5，n6，n7，n8，n10，n11，n12的衬底接地。反相器inv1，inv2，inv6，inv7的电源电压为VDDH。反相器inv3，inv4，inv5，inv9的电源电压为VDDL。与非门NAND1的电源电压为VDDL。
图10.本发明所述的D_LH_DEFFD触发器的显式时钟脉冲驱动电路结构图，此为时钟双边沿触发。PMOS晶体管p1，p2，p3，p4，p5，p6的衬底接VDDH。PMOS晶体管p9，p10的衬底接VDDL。NMOS晶体管n1，n2，n3，n4，n5，n6，n7，n8，n9，n10，n11，n12的衬底接地。反相器inv1，inv2，inv6，inv7的电源电压为VDDH。反相器inv3，inv4，inv5，inv9的电源电压为VDDL。
图11.本发明所述的S_LH_DEFF触发器的显式时钟脉冲驱动电路结构图，此为时钟单边沿触发。PMOS晶体管p3，p4，p5，p6的衬底接VDDH。NMOS晶体管n2，n3，n4，n5，n6，n7，n8的衬底接地。反相器inv1，inv2的电源电压为VDDH。反相器inv3，inv4，inv5，inv9的电源电压为VDDL。与非门NAND1的电源电压为VDDL。NAND2和NAND3的电源电压为VDDH。
图12.本发明所述的S_LH_DEFF触发器的显式时钟脉冲驱动电路结构图，此为时钟双边沿触发。PMOS晶体管p3，p4，p5，p6的衬底接VDDH。PMOS晶体管p9，p10的衬底接VDDL。NMOS晶体管n2，n3，n4，n5，n6，n7，n8，n9，n10的衬底接地。反相器inv1，inv2的电源电压为VDDH。反相器inv3，inv4，inv5，inv9的电源电压为VDDL。与非门NAND2和NAND3的电源电压为VDDH。
图13.对于传统的SAFF电路在多电源电压下的HSPICE仿真波形图。
具体实施例方式
本发明解决其技术问题的技术方案是条件放电且差分输入输出的CMOS电平转换触发器D_LH_DEFF和S_LH_DEFF，如图5和图6所示。D_LH_DEFF和S_LH_DEFF触发器同时具有可以高低电平转换和采用条件放电技术减小触发器电路本身功耗的特点。该电路的时序图如图7所示。
首先我们来分析D_LH_DEFF触发器电路。相对于其他条件预充的电路，这里的充电由p3，p4晶体管实现，同时由于它们的栅极接高摆幅的输出反馈信号HQ，HQN，因此p3，p4能够被完全关断，从而大大减小漏电流。不同于传统的SAFF_CP电路，这里的数据信号输入管n3，n4接条件开关，进行内部节点的放电控制。当HQN为高，D为高时，左边支路放电，从而HQN变低，HQ变高，实现触发器锁存D的功能。由于此时HQN为低，于是左边支路内部节点重新开始充电，直至VDDH高电平。对于右边支路，当HQ为高，D为低时，右边支路开始放电，从而HQN变高，HQ变低，实现触发器锁存D的功能。此时由于HQ变低，右边支路又开始重新充电至高电平VDDH。由于内部节点经常为高，因此电路两端的内部保持电路分别由一个反相器和一个PMOS管组成，如inv1，inv2，p5，p6所示。这里的条件放电功能是指相对于传统的SAFF触发器，当D输入信号持续为高或者持续为低时，SAFF内部节点会持续的充电放电，从而造成额外的功耗损失。这种充电放电是冗余的，新提出的LH_DEFF_CD则能够消除这种冗余翻转。当D持续为高时，HQ持续为高，HQN持续为低，从而n3管总是截止，左边支路原先应当的放电再充电并不进行，消除了左支路的冗余翻转。当D持续为低时，HQN持续为高，从而n4管截止，右边支路原先应当的放电再充电并不进行，消除了右支路的冗余翻转。该电路的时钟信号通过一个VDDL驱动的反相器inv3，inv4，inv5，连入NMOS管n1，NMOS管n2则直接连至NMOS管，从而n1，n2支路的开通只在时钟上升沿的一瞬间。这种电路能够防止当时钟为高电平期间D变化导致的错误翻转，保证功能正确。
对于显式时钟脉冲驱动的D_LH_DEFF的另一种形式如图9所示，这里时钟信号clk先通过一个VDDL驱动的时钟发生电路产生相应的时钟脉冲Clk_Pulse，然后Clk_Pulse再连入主触发器电路。由于片上可能有很多触发器，因此这个Clk_Pulse可以作为局部电路的共有时钟脉冲信号，从而进一步降低功耗。该脉冲电路的原理是让clk信号和clk延时反相信号经过一个与非门和反相器，从而得到clk信号脉冲。
为了进一步提高信息传输速率，对于时钟脉冲信号还可以做改进，使得在时钟clk的双边沿都能产生脉冲信号。该脉冲电路如图10所示。
由于内部电路的放电支路少了一个NMOS管，因此，显式时钟脉冲驱动的D_LH_DEFF触发器内部放电速度更快，从Clk_Pulse到D的延时减小。
其次我们来分析S_LH_DEFF触发器电路，如图6所示。这里的充电由p3，p4晶体管实现，同时由于它们的栅极接高摆幅的输出反馈信号HQ，HQN，因此p3，p4能够被完全关断，从而大大减小漏电流。不同于传统的SAFF_CP电路，这里的数据信号输入管n3，n4接条件开关，进行内部节点的放电控制。当HQN为高，D为高时，左边支路放电，从而HQN变低，HQ变高，实现触发器锁存D的功能。由于此时HQN为低，于是左边支路内部节点重新开始充电，直至VDDH高电平。对于右边支路，当HQ为高，D为低时，右边支路开始放电，从而HQN变高，HQ变低，实现触发器锁存D的功能。此时由于HQ变低，右边支路又开始重新充电至高电平VDDH。由于内部节点经常为高，因此电路两端的内部保持电路分别由一个反相器和一个PMOS管组成，如inv1，inv2，p5，p6所示。这里的条件放电功能是指相对于传统的SAFF触发器，当D输入信号持续为高或者持续为低时，SAFF内部节点会持续的充电放电，从而造成额外的功耗损失。这种充电放电是冗余的，新提出的S_LH_DEFF则能够消除这种冗余翻转。当D持续为高时，HQ持续为高，HQN持续为低，从而n3管总是截止，左边支路原先应当的放电再充电并不进行，消除了左支路的冗余翻转。当D持续为低时，HQN持续为高，从而n4管截止，右边支路原先应当的放电再充电并不进行，消除了右支路的冗余翻转。该电路的时钟信号通过一个VDDL驱动的反相器inv3，inv4，inv5，连入NMOS管n1，NMOS管n2则直接连至NMOS管，从而n1，n2支路的开通只在时钟上升沿的一瞬间。这种电路能够防止当时钟为高电平期间D变化导致的错误翻转，保证功能正确。
对于显式时钟脉冲驱动的S_LH_DEFF如图11所示，这里时钟信号clk先通过一个VDDL驱动的时钟发生电路产生相应的时钟脉冲Clk_Pulse，然后Clk_Pulse再连入主触发器电路。由于片上可能有很多触发器，因此这个Clk_Pulse可以作为局部电路的共有时钟脉冲信号，从而进一步降低功耗。该脉冲电路的原理是让clk信号和clk延时反相信号经过一个与非门和反相器，从而得到Clk_Pulse信号脉冲。
为了进一步提高信息传输速率，对于时钟脉冲信号还可以做改进，使得在时钟的clk的双边沿都能产生脉冲信号。该脉冲电路如图12所示。
由于内部电路的放电支路少了一个NMOS管，因此，显式时钟脉冲驱动的S_LH_DEFF触发器内部放电速度更快，从Clk_Pulse到D的延时减小。
本发明的必要技术特征是1，电路可以采用低摆幅时钟信号驱动和低摆幅数据信号输入，同时输出位高摆幅信号，适合作为多电源电压即成电路设计中的接口电路。
2，触发器电路采用由输入数据信号D和输出HQ，HQN反馈控制的条件放电控制电路完成对原输入D信号节点的控制。
3，该触发器内部充电由输出反馈信号HQ和HQN控制，消除不必要的冗余的翻转，从而降低动态功耗。同时由于此时充电PMOS管的栅为HQ，HQN。其高电平为高摆幅信号，因此降低了泄露电流。
4，由于触发器内部节点XL，XR经常保持为高，因此内部电平保持电路被简化为一个反相器加上一个PMOS管，从而降低功耗。
5，时钟通过一个VDDL驱动的奇数个反相器组成的反相器链接到电路中两个串联NMOS管的栅极，在内部时钟脉冲窗口，控制触发器内部节点的放电。
6，单脉冲发生电路的原理是让clk信号和clk延时反相信号经过一个与非门和反相器，从而得到Clk_Pulse信号脉冲
7，双脉冲发生电路的原理是让clk信号经过反相器逐级反相延时，然后控制两个互补传输门输出，最后通过一个反相器输出为了显示本发明所提出的D_LH_DEFF触发器性能特点，我们采用HJTC 1.8-V 0.18μm工艺，使用电路仿真工具HSPICE对电路结构进行了仿真。图8显示了该触发器正常工作时的波形图。这里高电源电压VDDH为1.8V，低电源电压VDDL设置为1V。输入时钟信号为VDDL信号，时钟频率为100MHz，占空比为50％。输入数据信号也为VDDL信号，信号变化频率20MHz，占空比为50％。可以看到输出HQ和HQN顺利完成功能，且高电平为VDDH。同样，相同的条件应用在了传统的电路SAFF上。可以明显看到，当输入数据D为恒高或者恒低时，电路内部存在冗余翻转。对于PSA电路同样也能够看到这种冗余翻转。另外，从图13中我们还可以看到，由于clk为低摆幅信号，充电的PMOS管不能完全关断，因此又对内部节点如XL充电，导致逻辑错误。而本发明的电路则不存在这个问题。
权利要求
1.条件放电且差分输入输出的CMOS电平转换触发器，其特征在于，该触发器含有充放电电路，条件开关，保持电路，时钟窗口电路，差分输入的充电以及时钟脉冲的形成电路，其中充放电电路，由两条放电支路连接而成，其中，一条由PMOS管p3和NMOS管n3串接而成，另一条由PMOS管p4和NMOS管n4串接而成，所述p3管和p4管的源极相连接高摆幅的电源电压VDDH；条件开关，共两个，其中第一条件开关，由NMOS管n6和NMOS管n5组成，n6管和n5管的两个源极分别接输入数字信号D和地信号0，两个栅极信号分别接该触发器的状态信号HQN和HQ输出端，该信号HQN是信号HQ的反相信号，信号HQN连至p3管的栅极进行充电控制，而两个漏极相连后接n3关的栅极，实行放电控制，第二条件开关，由NMOS管n8和NMOS管n7组成，n8管和n7管的两个源极分别接输入数字信号DN和地信号0，DN为信号D的反相信号，两个栅极信号分别接该触发器的状态信号HQ和HQN输出端，该信号HQN是信号HQ的反相信号，信号HQ连至p4管的栅极进行充电控制，而两个漏极相连后接n4关的栅极，实行放电控制；保持电路，共两个，其中第一保持电路，由反相器inv1和PMOS管p5组成，该反相器inv1的输出端与p5的栅极相连，反相器inv1的输入端与p3的漏极相连，形成放电电路的输出端XL，该p5管的源极接电源电压VDDH，该p5管的漏极接XL，第二保持电路，由反相器inv2和PMOS管p6组成，该反相器inv2的输出端与p6的栅极相连，反相器inv2的输入端与p4的漏极相连，形成放电电路的输出端XR，该p6管的源极接电源电压VDDH，该p6管的漏极接XRL，时钟窗口电路，由NMOS管n2和NMOS管n1串联而成，该n2管的漏极同时与放电支路n3和n4管的源极相连，n2管的栅极接时钟信号clk，n1管的栅极接时钟信号的反相信号clkN，而n1管的源极接地，该窗口电路只在时钟上升沿的一瞬间开通，防止了时钟为高电平期间由于数据信号D变化导致的错误翻转；差分输入输出电路，含有由PMOS管p1和NMOS管n11串联而成的差分电路，该p1管的栅极接所述放电电路的输出端XL，而n11管的栅极接信号DN，DN为D信号的反相信号，p1管的漏极和n11的漏极连接形成该触发器的输出端HQ，由PMOS管p2和NMOS管n12串联而成的差分电路，该p2管的栅极接所述放电电路的输出端XR，而n12管的栅极接信号D，p2管的漏极和n12的漏极连接形成该触发器的输出端HQN，n11和n12的漏极之间串接一条并联支路，该并联支路由反相器inv6和inv7并联而成，由NMOS管n10和NMOS管n9串联而成输出级的窗口电路，该n10管的漏极同时与支路n10和n9管的源极相连，n10管的栅极接时钟信号clk，n9管的栅极接时钟信号的反相信号clkN，而n9管的源极接地，该窗口电路只在时钟上升沿的一瞬间开通，防止了时钟为高电平期间由于数据信号D变化导致的错误翻转时钟脉冲形成电路，由反相器inv3，inv4，inv5依次串联而成，所述inv3，inv4，inv5均由低摆幅电源电压VDDL供电，反相器inv3的输入信号为ckl，反相器inv5输出信号为clkN；其中所有PMOS管的衬底接电源电压VDDH，所有NMOS管的衬底接地，反相器inv1，inv2，inv6，和inv7的电源电压为VDDH。
2.根据权利要求1所述的条件放电且差分输入输出的CMOS电平转换器，其特征在于所述时钟脉冲形成电路由依次串联的反相器inv3，inv4，inv5，与非门NAND1，反相器inv9组成，所述与非门NAND1，反相器inv3，inv4，inv5，inv9的供电电压为VDDL，所述反相器和与非门的另一输入接时钟信号clk，反相器inv9的输出为时钟脉冲信号Clk_Pulse，在差分输入的输出级中，n10管的源极在短接n9管后直接接地，该n10管的栅极接信号Clk_Pulse，时钟窗口电路中，n2管的源极在短接n1管后直接接地，该n2管的栅极接信号Clk_Pulse。
3.根据权利要求1或2所述的条件放电且差分输入输出的CMOS电平转换器，其特征在于，所述的时钟脉冲电路含有依次串联in3，inv4，inv5反相器，PMOS管p9和NMOS管n9，两者源极相接，漏极相接，n9管的栅极接inv5的输入端，p9的栅极接反相器inv5的输出端，PMOS管p10和NMOS管n1，两者源极相接，漏极相接，n1管的栅极接inv5的输出端，p10的栅极接反相器inv5的输入端，反相器inv9的输入端与n9，p9，n1，p10的源极相接，inv9的输出为信号Clk_Pulse，n9，p9的漏极接clk信号，n1，p10的漏极接inv3的输出。时钟窗口电路中，n2管的源极直接接地，该n2管的栅极接信号Clk_Pulse。
4.根据权利要求1所述的条件放电且差分输入输出的CMOS电平转换器，其特征在于，所述的差分输入输出电路含有与非门NAND3和NAND2，该NAND2的输出端HQN再反馈连接到NAND3的一个输入端，与非门NAND3的输出端HQ再反馈连接到NAND2的一个输入端，NAND2的另一个输入端接XR，NAND3的另一个输入端接XL。根据权利1或4所述的条件放电且差分输入输出的CMOS电平转换器，其特征在于，所述的时钟脉冲形成电路由依次串联的反相器inv3，inv4，inv5，与非门NAND1，反相器inv9组成，所述与非门NAND1，反相器inv3，inv4，inv5，inv9的供电电压为VDDL，所述反相器和与非门的另一输入接时钟信号clk，反相器inv9的输出为时钟脉冲信号Clk_Pulse，所述电路的时钟窗口电路中，n2管的源极短接n1后直接接地，n2管的栅极接Clk_Pulse。
5.根据权利要求1或4所述的条件放电且差分输入输出的CMOS电平转换器，其特征在于，所述的时钟脉冲电路含有依次串联in3，inv4，inv5反相器，PMOS管p9和NMOS管n9，两者源极相接，漏极相接，n9管的栅极接inv5的输入端，p9的栅极接反相器inv5的输出端，PMOS管p10和NMOS管n10，两者源极相接，漏极相接，n10管的栅极接inv5的输出端，p10的栅极接反相器inv5的输入端，反相器inv9的输入端与n9，p9，n1，p10的源极相接，inv9的输出为信号Clk_Pulse，n9，p9的漏极接clk信号，n10，p10的漏极接inv3的输出，所述电路的时钟窗口电路中，n2管的源极直接接地，n2管的栅极接Clk_Pulse。
全文摘要
本发明属于CMOS电平转换触发器领域，其特征在于，含有该触发器含有充放电电路，条件开关，保持电路，时钟窗口电路，差分输入的充电以及时钟脉冲的形成电路，其中两个对称条件开关控制两条对称的交叉充放电支路，同时两个对称的保持电路保持相应状态下的内部节点的状态，时钟窗口电路则允许电路仅在时钟上升沿的一瞬间触发器打开，而在时钟信号稳定为高的情况下触发器关闭，避免时钟电平为稳定电平期间输入信号变化而发生的错误翻转，同时由于采用了条件开关，消除了内部冗余翻转，因此降低了功耗且能实现低电平向高电平的转换。
文档编号H03K3/356GK1953327SQ20061011428
公开日2007年4月25日 申请日期2006年11月3日 优先权日2006年11月3日
发明者林赛华, 杨华中, 乔飞, 汪蕙 申请人:清华大学