专利名称：电平转换器与相关的输入/输出缓冲器的制作方法
技术领域：
本发明有关于一种半导体装置，特别有关于一种电平转换器。
背景技术：
进阶的系统电路板可接收一核心电源电压(例如约1. 0V)用以供电至集成电路的一核心电路，以及一输入/输出电源电压(例如约3. 3V)用以供电至集成电路的多个驱动器(例如输入缓冲器、输出缓冲器或预驱动器)或其它。在这些系统中，电平转换器通常由核心电源电压与输入/输出电源电压供电，以便将信号由核心电源电压电平的信号调整至输入/输出电源电压电平的信号。
发明内容
在电源启动周期(power-up)中，当输入/输出电源电压在核心电源电压之前备妥 (ready)时，输出信号0UT_I0与0UTB_I0的逻辑电平会处于未知状态。此状况将可能导致数据冲突(data contention)或误动作，而产生无法恢复的损害或烧毁。有鉴于此，本发明提供一种电平转换器及一种输入/输出缓冲器，能够在电源启动周期中，设定输出信号的逻辑电平为一既定已知状态。本发明提供一种电平转换器，包括一第一逻辑单元，由一输入/输出电源电压供电，用以接收具有一核心电源电压的输入信号，并且第一逻辑单元包括第一输出端、第二输出端；以及一第一驱动器，耦合至第一输出端，用以在电源启动周期中核心电源电压尚未备妥时，通过交流耦合使得第一输出端上的电压电平(voltage level)追随输入/输出电源电压变动。本发明还提供一种电平转换器，包括一第一逻辑单元，由一输入/输出电源电压供电，用以接收具有一核心电源电压的输入信号，并且第一逻辑单元包括第一、第二输出端；以及一第一驱动器，耦合至第一输出端，用以在电源启动周期中核心电源电压尚未备妥时，拉低第一输出端的电压电平。本发明还提供一种电平转换器，包括一第一逻辑单元，由一第一电源电压供电，第一逻辑单元具有一第二电源电压的输入信号并且包括第一、第二输出端；以及第一、第二驱动器，分别耦合于第一输出端与第一电源电压之间以及第二输出端与第二电源电压之间， 其中在电源启动周期中第一或第二电源电压中之一尚未备妥时，第一驱动器通过交流耦合使得第一输出端上的电压电平追随第一电源电压变化，而第二驱动器拉低第二输出端的电压电平或维持第二输出端的电压电平。本发明还提供一种输入/输出缓冲器，包括多个前述电平转换器；以及多个驱动单元，耦合于电平转换器与一接合垫之间，用以在电源启动周期中，根据电平转换器中第一
4或第二输出端上的电压，将接合垫上的一逻辑状态选择性地设定为多个既定逻辑状态中之一，所述多个逻辑状态包括“weak 0”状态、“weak 1”状态、“strong 0”状态、“strong 1” 状态以及高阻抗状态。 利用本发明能够在电源启动周期中，设定输出信号的逻辑电平为一既定已知状态，可避免数据冲突或误动作而产生无法恢复的损害或烧毁。
图1为输出缓冲器的一实施方式。图2为电平转换器的一实施方式。图3表示应用于图2中输入/输出电源电压与核心电源电压间的关系。图4为电平转换器的另一实施方式。图5为电平转换器的另一实施方式。图6为电平转换器的另一实施方式。图7为电平转换器的另一实施方式。图8为电平转换器的另一实施方式。图9为电平转换器的另一实施方式。图IOA为电阻性组件的一实施方式。图IOB为电阻性组件的另一实施方式。图IOC为电阻性组件的另一实施方式。图IOD为电阻性组件的另一实施方式。图11为电平转换器的另一实施方式。图12为电平转换器的另一实施方式。图13为电平转换器的另一实施方式。图14为电平转换器的另一实施方式。图15为电平转换器的另一实施方式。图16为电平转换器的另一实施方式。图17为输入/输出缓冲的一实施方式。图18为拉升驱动器与拉低驱动器的一实施方式。图19A为弱化拉升电阻的一实施方式。图19B为弱化拉升电阻的另一实施方式。图20A为弱化拉低电阻的一实施方式。图20B图为弱化拉低电阻的另一实施方式。图21用以表示电平转换器的输出信号的逻辑状态与驱动信号间的关系。图22为电子系统的一实施方式。附图标号10 核心单元；12 锁存器；14 差分对；16 第二逻辑单元；18 第一逻辑单元；20,20"、21、21A 21L 电平转换器；
23 第一驱动器；25 第二驱动器；30,30"拉升驱动器；40、40〃 拉低驱动器；50 接合垫；60 开关组件；62、62A 62D 电阻性组件；70:启动复位电路；80、80A 80B 弱化拉升电阻；90、90A 90B 弱化拉低电阻；100 输出缓冲器； 200 输入/输出缓冲器；300:电子系统；310、320 半导体装置；VDD_I0:输入/输出电源电压；VDD_C0RE 核心电源电压；GND 接地电压；INVO、INVU INV2 反相器；N1、N2 节点；INB_C0RE 反相信号；IN_C0RE 输入信号；Cl、C2 电容；Cgd 寄生电容；ORG 或门；NGl 与门；R2 R3 电阻；BTAl BTAN、BTB 双极型晶体管；0UT_I0、0UTB_I0 输出信号；PJ、0E、SN、SR、WPUJ、WPD 控制信号；PJ_HV、0E_HV、SN_HV、WPUJ_HV、WPD_HV 驱动信号；MPO MP2、MPAO MPAN、MPO”、MOPl M0P2 =PMOS 晶体管；MNO MN5、MNB、MNA1 MNAN、MN0〃 ,MNl “ ,MNZl MNZ2、M0N1、M0N2 匪OS 晶体管。
具体实施例方式为了让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施方式，并配合附图，作详细说明如下图1显示一输出缓冲器的一实施方式。如图所示，输出缓冲器100包括一核心单元10由一核心电源电压VDD_C0RE供电、多个电平转换器20由核心电源电压VDD_C0RE与一输入/输出电源电压VDD_I0供电、一拉升(pull-up)驱动器30由输入/输出电源电压 VDD_I0供电以及一拉低(pull-down)驱动器40耦合至一接地电压GND。举例而言，核心单元10用以根据一输出使能信号产生控制信号PJ、OE与SN，并将数据(图中未显示)输出至电平转换器20。电平转换器20用以调整控制信号PJ、OE与SN的电平，以产生信号PJ_ HV、0E_HV与SN_HV。拉升驱动器30与拉低驱动器40用以决定一接合垫50上的逻辑状态。 举例而言，根据来自电平转换器20的输出信号PJ_HV、0E_HV与SN_HV，接合垫50会被拉升驱动器30拉高至输入/输出电源电压VDD_I0或是被拉低驱动器40拉低至接地电压GND。图2为一电平转换器的一实施方式。如图所示，电平转换器21用以根据一输入信号IN_C0RE，产生输出信号0UT_I0与0UTB_I0。电平转换器21包括一第一逻辑单元16由输入/输出电源电压VDD_I0供电，以及一第二逻辑单元18由核心电源电压VDD_C0RE供电。举例而言，第一逻辑单元16包括一锁存器12具有交叉耦合的PMOS晶体管MPO与MPl以及一差分对14具有二 NMOS晶体管MNO与丽1，并且第二逻辑单元18包括一反相器INVO。于某些实施方式中，锁存器12也可包括两个交叉耦合的反相器。反相器INVO由核心电源电压VDD_C0RE供电，用以将输入信号IN_C0RE反相成一反相信号INB_C0RE。当输入信号IN_ CORE为高电平时，反相信号INB_C0RE为低电平，NMOS晶体管MNO与丽1会分别被导通与截止。当NMOS晶体管MNO被导通时，PMOS晶体管MPl的栅极会被拉低至接地电压GND，于是 PMOS晶体管MPl接着会被导通。因此，输出信号0UT_I0与0UTB_I0会分别为高电平与低电平。于此情况下，节点m与N2可视为用以输出输出信号0UTB_I0与0UT_I0的输出端。然而，如图3中所示，当输入/输出电源电压VDD_I0较早备妥(ready)于核心电源电压VDD_C0RE时，在时间间隔Tl中，根据核心电源电压VDD_C0RE所产生的输入信号IN_ CORE是无效的，使得NMOS晶体管MNO与丽1会维持截止，而输出信号0UT_I0与0UTB_I0则会处于未知状态。当来自电平转换器20的输出信号的逻辑电平在时间间隔Tl中处于未知状态时，接合垫50上的电压电平亦会处于未知状态，其中该输出信号的逻辑电平用以控制拉升驱动器30与拉低驱动器40。此状况将可能导致数据冲突或误动作，而产生无法恢复的损害或烧毁。为了避免此状况，本发明更提供电平转换器的其它实施方式，能够在电源启动周期中设定电平转换器的输出信号的逻辑电平为一既定已知状态。图4为电平转换器的另一实施方式。如图所示，电平转换器21A由核心电源电压 VDD_C0RE与输入/输出电源电压VDD_I0供电，并且包括交叉耦合的PMOS晶体管MPO与 MPUNM0S晶体管丽0与MN1、反相器INVO以及第一、第二驱动器23与25。PMOS晶体管MPO 包括一源极耦合至输入/输出电源电压VDD_I0、一漏极耦合至一节点m以及一栅极耦合至一节点N2。PMOS晶体管MPl包括一源极耦合至输入/输出电源电压VDD_I0、一漏极耦合至节点N2以及一栅极耦合至节点m。NMOS晶体管MNO包括一源极耦合至接地电压GND、一漏极耦合至节点附以及一栅极耦合至输入信号IN_C0RE，举例而言，输入信号IN_C0RE来自核心单元10。NMOS晶体管MNl包括一源极耦合至接地电压GND、一漏极耦合至节点N2以及一栅极。反相器INVO由核心电源电压VDD_C0RE供电，用以将输入信号IN_C0RE反相成反相信号INB_C0RE，而反相器INVl由输入/输出电源电压VDD_I0供电，用以将输出信号 0UTB_I0反相成输出信号0UT_I0。第一驱动器23耦合于输入/输出电源电压VDD_I0与节点m之间，用以在核心电源电压VDD_C0RE尚未备妥时，使得节点m上的电压追随输入/ 输出电源电压VDD_I0变动，而第二驱动器25耦合于接地电压GND与节点N2之间，用以在核心电源电压VDD_C0RE尚未备妥时，将节点N2上的电压拉低(或维持)。于是，即使于电源启动周期中因为输入/输出电源电压VDD_I0比核心电源电压 VDD_C0RE早备妥，而使得NMOS晶体管MNO与丽1维持截止，但在节点m上的电压电平会随着输入/输出电源电压VDD_I0变动，并且节点N2上的电压电平会被变为低电平(或维持在低电平)。换言之，在核心电源电压VDD_C0RE尚未备妥时，输出信号0UTB_I0与0UT_I0 会分别设定在既定的状态上。因此，将可避免数据冲突、误动作或无法恢复的损害或烧毁。 当核心电源电压VDD_C0RE备妥时，具有核心电源电压VDD_C0RE的反相器INVO输出一反相信号，并恢复对此电平转换器21A的控制。换言之，此时NMOS晶体管MNO与丽1由输入信号IN_C0RE与其反相信号INB_C0RE所控制，而与第一、第二驱动器23与25无关。于某些实施方式中，第一、第二驱动器23与25中之一可以省略。图5为电平转换器的另一实施方式。如图所示，电平转换器21B与图4中所示的电平转换器21A相似，其差异在于第一、第二驱动器23与25分别通过电容Cl与C2来实现。举例而言，电容Cl与C2可为变容器(varactors)、金属-氧化物-金属(metal-oxide-metal ； MOM)电容或金属-绝缘物-金属(metal-insulation-metal ；MIM)电容，但不限定于此。在此情况下，通过电容Cl的交流耦合，节点m上的电压电平会追随输入/输出电源电压VDD_ IO变动，而节点N2上的电压电平会因为电容C2而维持在低电压电平。换言之，当电源启动周期中核心电源电压VDD_C0RE尚未备妥时，输出信号0UTB_I0与0UT_I0会分别设定在高逻辑电平与低逻辑电平。图6为电平转换器的另一实施方式。如图所示，电平转换器21C与图4中所示的电平转换器21A相似，其差异在于第一驱动器23由PMOS晶体管MP2以及NMOS晶体管丽2 与丽3所实现，而第二驱动器25由NMOS晶体管MN4与丽5所实现。PMOS晶体管MP2包括耦合至输入/输出电源电压VDD_I0的漏极与源极，以及一栅极耦合至节点Ni，即PMOS晶体管MP2连接成一电容。NMOS晶体管MN2包括一漏极耦合至节点Ni、一栅极耦合至输入/ 输出电源电压VDD_I0以及一源极。NMOS晶体管丽3包括一漏极耦合NMOS晶体管丽2的源极，一栅极以及一源极皆耦合至接地电压GND。在此实施方式中，电平转换器21C也可以只包括第一驱动器23而不包括第二驱动器25。NMOS晶体管MN4包括一栅极耦合至节点N2、一源极以及一漏极皆耦合至接地电压GND，即NMOS晶体管MN4连接成一电容。NMOS晶体管丽5包括一漏极耦合至节点N2、 一栅极以及一源极皆耦合至接地电压GND。换言之，NMOS晶体管MN4与丽5可视为去耦合 (decoupling)电容。由于寄生电容Cgd与Cgb的存在，节点m上的电压电平会追随输入/输出电源电压VDD_I0变动，同时节点N2上的电压电平会由于去耦合电容(即NMOS晶体管MN4与丽5) 而维持在低逻辑电平。于是，当电源启动周期中核心电源电压VDD_C0RE尚未备妥时，输出信号0UTB_I0与0UT_I0会分别被设定在高逻辑电平与低逻辑电平。在某些实施方式中，第一驱动器23也可只包括NMOS晶体管丽2与丽3而不包括PMOS晶体管MP2。在某些实施方式中，第一驱动器23也可只包括PMOS晶体管MP2而不包括匪OS晶体管丽2与丽3。在某些实施方式中，第二驱动器25也可以包括NMOS晶体管MN4而不包括NMOS晶体管丽5。在某些实施方式中，第二驱动器25也可以包括NMOS晶体管MN5而不包括NMOS晶体管MN4。图7为电平转换器的另一实施方式。如图所示，电平转换器21D与图4所示的电平转换器21A相似，其差异在于省略第一驱动器23，并且第二驱动器25由一开关组件60来实现。开关组件60耦合于节点N2与接地电压GND之间，并且由一外部的启动复位电路70 所控制。启动复位电路70用以产生一控制信号SR来控制开关组件60，使得当电源启动周期中核心电源电压VDD_C0RE尚未备妥时，节点N2上的电压电平可以被拉低至低电压电平。 当节点N2被开关组件60拉至低逻辑电平时，PMOS晶体管MPO则会导通，并且节点m会被拉至输入/输出电源电压VDD_I0。换言之，当电源启动周期中核心电源电压VDD_C0RE尚未备妥时，输出信号0UTB_I0与0UT_I0会分别被设定在高逻辑电平与低逻辑电平。当核心电源电压VDD_C0RE备妥时，启动复位电路70则会通过控制信号SR将开关组件60截止，使得具有核心电源电压VDD_C0RE的反相器INVO会输出一反相信号，并恢复对此电平转换器21D的控制。在某些实施方式中，开关组件60可由有源元件(例如MOS晶体管、双极型晶体管、场效应晶体管或其组合物)来实现。图8为电平转换器的另一实施方式。如图所示，电平转换器21E与图6中所示的电平转换器21C相似，其差异在于第二驱动器25由一开关组件60来实现。在电源启动周期中核心电源电压VDD_C0RE尚未备妥时，节点m上的电压电平会由通过MOS晶体管MP2、 丽2或丽3的寄生电容Cgd或Cgb所导致的交流耦合，而追随输入/输出电源电压VDD_I0 变动，而节点N2上的电压电平会被开关组件60拉至低逻辑电平。换言之，当电源启动周期中核心电源电压VDD_C0RE尚未备妥时，输出信号0UTB_I0与0UT_I0会分别被设定在高逻辑电平与低逻辑电平。当核心电源电压VDD_C0RE备妥时，启动复位电路70则会通过控制信号SR将开关组件60截止，使得具有核心电源电压VDD_C0RE的反相器INVO会输出一反相信号，并恢复对此电平转换器21E的控制。图9为电平转换器的另一实施方式。如图所示，电平转换器21F与图6中所示的电平转换器21C相似，其差异在于第二驱动器25由一电阻性组件62所实现，用以慢慢地将节点N2上的电压电平拉至低逻辑电平。在电源启动周期中核心电源电压VDD_C0RE尚未备妥时，节点附上的电压电平会由通过MOS晶体管MP2、丽2或丽3的寄生电容Cgd或Cgb所导致的交流耦合而追随输入/输出电源电压VDD_I0变动，同时节点N2上的电压电平则会被电阻性组件62慢慢地拉至低逻辑电平。换言之，在电源启动周期中核心电源电压VDD_C0RE 尚未备妥时，输出信号0UTB_I0与0UT_I0会分别设定在高逻辑电平与低逻辑电平。举例而言，当核心电源电压VDD_C0RE尚未备妥时，若电阻性组件62具有足够的电阻值，电阻性组件62则可视为高阻抗(high impedance) 0因此，当核心电源电压VDD_C0RE备妥时，具有核心电源电压VDD_C0RE的反相器INVO会输出一反相信号，并恢复对此电平转换器21F的控制。图IOA为电阻性组件的一实施方式。如图所示，电阻性组件62A耦合于节点N2与接地电压GND之间，并且包括串联连接的多个PMOS晶体管MPAl MPAN以及一 NMOS晶体管MNB耦合于PMOS晶体管MPAl MPAN与接地电压GND之间。PMOS晶体管MPAl MPAN 中的每一个皆连接成一二极管，即栅极耦合至其源极。在电源启动周期中输入/输出电源电压VDD_I0备妥后，NMOS晶体管MNB则会导通，使得节点N2上的电压电平会慢慢地被拉至低逻辑电平。因此，当输入/输出电源电压VDD_I0较核心电源电压VDD_C0RE早备妥时， 输出信号0UTB_I0会被第一驱动器23拉高至高逻辑电平，而输出信号0UT_I0会被电阻性组件62A慢慢地拉低至低逻辑电平。图IOB为电阻性组件的另一实施方式。如图所示，电阻性组件62B与图IOA中所示的电阻性组件62A相似，其差异在于PMOS晶体管MPAl MPAN由双极型晶体管BTAl BTAN所取代，以及NMOS晶体管MNB由双极型晶体管BTB所取代。电阻性组件62B的动作与图IOA中所示的电阻性组件62A的动作相似，在此不再累述。图IOC为电阻性组件的另一实施方式。如图所示，电阻性组件62C与图IOA中所示的电阻性组件62A相似，其差异在于PMOS晶体管MPAl MPA由匪OS晶体管MNAl MNAN 取代。NMOS晶体管MNAl MNAN中的每一个皆连接成一二极管，即栅极耦合至其漏极。电阻性组件62C的动作与图IOA中所示的电阻性组件62A的动作相似，在此不再累述。
图IOD为电阻性组件的另一实施方式。如图所示，电阻性组件62D与图IOA中所示的电阻性组件62A相似，其差异在于NMOS晶体管MNB耦合于PMOS晶体管MPAl MPAN 与MPAO之间。电阻性组件62D的动作与图IOA中所示的电阻性组件62A的动作相似，在此不再累述。图11中所示为电平转换器的另一实施方式。如图所示，电平转换器21G与图6 中所示的电平转换器21C相似，其差异在于加入NMOS晶体管ΜΝ0"与丽1 〃。NMOS晶体管 ΜΝ0"包括一漏极耦合至节点Ni、一源极耦合至接地电压GND以及一栅极耦合至节点N2。 NMOS晶体管MNl"包括一漏极耦合至节点N2、一源极耦合至接地电压GND以及一栅极耦合至节点Ni。PMOS晶体管MPO与MPl以及NMOS晶体管ΜΝ0"与MNl “形成一个由两个反相器交叉耦合而成的锁存器。电平转换器21G的动作与图6中所示的电平转换器21C的动作相似，在此不再累述。图12与图13为电平转换器的进一步的实施方式。如图所示，电平转换器21H与 211分别与图7以及图8中所示的电平转换器21D与21E相似，其差别在于PMOS晶体管MPO 与MPl以及NMOS晶体管ΜΝ0"与丽1 〃形成由两个反相器交叉耦合的锁存器。电平转换器 21H与211的动作与图7以及图8中所示的电平转换器21D与21E的动作相似，于此不再累述。因此，图4至图9与图11至图13中所示的电平转换器在电源启动周期中核心电源电压VDD_C0RE尚未备妥时，可设定其输出信号的逻辑电平，并且第一、第二驱动器在核心电源电压VDD_C0RE与输入/输出电源电压VDD_I0皆备妥时不会影响电平转换器的正常动作。图14为电平转换器的另一实施方式。如图所示，电平转换器21J与图4中所示的电平转换器21A相似，其差异在于第二驱动器25由第一驱动器23所控制。当核心电源电压 VDD_C0RE尚未备妥时，第一驱动器23使得节点m上的电压追随输入/输出电源电压VDD_ IO变动，并使能第二驱动器25将节点N2上的电压电平拉至低逻辑电平。换言之，在核心电源电压VDD_C0RE尚未备妥时，输出信号0UTB_I0与0UT_I0分别被设定至高逻辑电平与低逻辑电平。当核心电源电压VDD_C0RE备妥之后，具有核心电源电压VDD_C0RE的反相器 INVO会输出一反相信号，并恢复对此电平转换器21J的控制。换言之，NMOS晶体管MNO与丽1由输入信号IN_C0RE与反相信号INB_C0RE所控制，而与第一、第二驱动器23与25无关。图15为电平转换器的另一实施方式。如图所示，电平转换器21K与图14中所示的电平转换器21J相似，其差异在于第二驱动器25由一开关组件251所实现。举例而言， 开关组件251由有源元件(例如MOS晶体管、双极型晶体管、场效应晶体管或其组合物)所实现，但不限定于此。在此状况下，电源启动周期中核心电源电压VDD_C0RE尚未备妥时，第一驱动器23会使得节点m上的电压电平追随输入/输出电源电压VDD_I0变动，并输出一信号用以导通开关组件251，使得节点N2上的电压会被拉低至接地电压GND。换言之，在电源启动周期中核心电源电压VDD_C0RE尚未备妥时，输出信号0UTB_I0与0UT_I0会分别被设定在高逻辑电平与低逻辑电平。图16为电平转换器的另一实施方式。如图所示，电平转换器21L与图14中所示的电平转换器21J相似，其差异在于第一驱动器23由PMOS晶体管MP2所实现，而第二驱动
10器25由两个NMOS晶体管MNZl与MNZ2所实现。在电源启动周期中核心电源电压VDD_C0RE 尚未备妥时，节点W上的电压电平会由通过MOS晶体管MP2的寄生电容Cgd所导致的交流耦合而追随输入/输出电源电压VDD_I0，并使得NMOS晶体管MNZ2因而导通，将节点N2上的电压拉至低逻辑电平。换言之，在电源启动周期中核心电源电压VDD_C0RE尚未备妥时， 输出信号0UTB_I0与0UT_I0分别设定在高逻辑电平与低逻辑电平。当核心电源电压VDD_ CORE备妥时，NMOS晶体管MNZ2会被节点m上的电压电平所控制。举例而言，当节点m上的电压电平为低逻辑电平(即输出信号0UTB_I0为低逻辑电平)时，匪OS晶体管MNZ2会被截止而停止将节点N2拉低至低逻辑电平。相反地，当节点m上的电压电平为高逻辑电平(即输出信号0UTB_I0为高逻辑电平)时，NMOS晶体管MNZ2会导通用以将节点N2拉低至低逻辑电平。图17为一输入/输出缓冲器的一实施方式。如图所示，输入/输出缓冲器200包括核心单元10、电平转换器20"、拉升驱动器30"、拉低驱动器40"、启动复位电路70、弱化拉升电阻(weak pull-up resistor)80 以及弱化拉低电阻(weak pull-down resistor)90o 举例而言，输入/输出缓冲器200的输出端OT可耦合至一接合垫或一总线(图中未显示)， 但不限定于此，并且拉升驱动器30"、拉低驱动器40"、弱化拉升电阻80与弱化拉低电阻 90的每一个皆可视为一驱动单元。电平转换器20〃由核心电源电压VDD_C0RE与输入/输出电源电压VDD_I0供电， 用以接收信号，例如控制信号PJ、SN、WPUJ与WPD以及一输出使能信号0E，并进行电平调整， 以输出驱动信号PJ_HV、SN_HV、0E_HV、WPUJ_HV与WPD_HV以控制拉升驱动器30〃、拉低驱动器40"、弱化拉升电阻80与弱化拉低电阻90。拉升驱动器30"耦合于输入/输出电源电压VDD_I0与输入/输出缓冲器200的输出端OT之间，用以根据驱动信号PJ_HV与0E_HV 将输入/输出缓冲器200的输出端OT拉至“strong 1”的状态(第五逻辑状态)。拉低驱动器40 “耦合于输入/输出缓冲器200的输出端OT与接地电压GND之间， 用以根据驱动信号SN_HV与0E_HV将输入/输出缓冲器200的输出端OT拉至一 “strong 0”的状态(第四逻辑状态)。弱化拉升电阻80耦合于输入/输出电源电压VDD_I0与输入 /输出缓冲器200的输出端OT之间，用以根据驱动信号WPDJ_HV与0E_HV将输入/输出缓冲器200的输出端OT拉至一 “weak 1”的状态(第二逻辑状态)。弱化拉低电阻90耦合于输入/输出缓冲器200的输出端OT与接地电压GND之间， 用以根据驱动信号WPD_HV将输入/输出缓冲器200的输出端OT拉至一 “weak 0 “的状态 (第一逻辑状态)。或者是说，当拉升驱动器30"、拉低驱动器40"、弱化拉升电阻80与弱化拉低电阻90根据驱动信号PJ_HV、SN_HV、0E_HV、WPUJ_HV与WPD_HV皆被关闭时，输入/ 输出缓冲200的输出端OT可设定在高阻抗状态(第三逻辑状态)。举例而言，电平转换器20〃可由电平转换器21A、21B、21C、...或211来实现，该多个电平转换器能够在电源启动周期中核心电源电压VDD_C0RE尚未备妥时，将其输出信号设定于一既定逻辑电平。此外，由输入/输出电源电压VDD_I0供电的启动复位电路70 选择性地设置，并且当电平转换器20〃由前述的电平转换器21D、21E、21H、21I、21J、21K或 21L来实现时，启动复位电路70用以产生一控制信号SR，以控制耦合于节点N2与接地电压 GND间的开关组件60。当电平转换器20〃由电平转换器2认、2让、21(、...或211来实现时，其驱动信号PJ_HV、SN_HV、OE_HV、WPUJ_HV与WPD_HV在电源启动周期中核心电源电压VDD_C0RE尚未备妥时皆可被设定于一既定逻辑电平。于是在电源启动周期中核心电源电压VDD_C0RE尚未备妥时将其输出信号设定于一既定逻辑，输入/输出缓冲器200的输出端OT可根据来自电平转换器20"的驱动信号PJ_HV、SN_HV、0E_HV、WPUJ_HV与WPD_HV选择性地被设定于五个既定逻辑状态(例如 "strong strong l'\"weak 0'\"weak 1”与高阻抗)中的一个，可根据需要把五个既定逻辑状态设定为多个既定逻辑状态。换言之，通过将电平转换器20"的驱动信号PJ_HV、 SN_HV、0E_HV、WPUJ_HV与WPD_HV供应至耦合输出端OT的多个驱动单元，电平转换器可选择性地将输出端OT设定为多个既定逻辑状态中的一个。因此，由于核心电源电压VDD_C0RE较晚备妥于输入/输出电源电压VDD_I0时，数据冲突或误动作、无法恢复的损害或烧毁事件将可避免。图18为拉升驱动器与拉低驱动器的一实施方式。如图所示，拉升驱动器30”和拉低驱动器40〃的一组合包括一 PMOS晶体管M0P1、一 NMOS晶体管M0N1、一反相器INV2、一或门ORG以及一与门NGl。反相器INV2用以对驱动信号0E_HV进行反相，并输出一反相信号。或门ORG具有一第一输入端耦合至驱动信号PJ_HV、一第二输入端耦合至驱动信号0E_HV的反相信号以及一输出端耦合至PMOS晶体管MOPl的栅极。与门NGl由输入/输出电源电压VDD_I0供电，并具有一第一输入端耦合至驱动信号0E_HV、一第二输入端耦合至驱动信号SN_HV，以及一输出端耦合至匪OS晶体管MONl的栅极。PMOS晶体管MOPl与NMOS晶体管MONl的源极分别耦合至输入/输出电源电压VDD_I0与接地电压GND，并且其漏极用以作为耦合至外部组件(例如接合垫、总线、半导体装置或电子装置)的输出端0T。图19A为弱化拉升电阻的一实施方式。如图所示，弱化拉升电阻80A包括串联耦合于输入/输出电源电压VDD_I0与输出端OT间的一 PMOS晶体管M0P2以及一电阻R2。图 20A为弱化拉低电阻的一实施方式。如图所示，弱化拉低电阻90A包括串联耦合于接地电压 GND与输出端OT间的一匪OS晶体管M0N2以及一电阻R3。图21表示驱动信号与电平转换器的输出信号的逻辑状态间的关系。参考图18、图 19A、图20A与图21，在不同的驱动信号之下，拉升驱动器30"、拉低驱动器40"、弱化拉升电阻80A以及弱化拉低电阻90A的动作说明如下。第一逻辑状态来自电平转换器20 “的驱动信号0E_HV设定为低逻辑电平，无论驱动信号PJ_HV 与SN_HV为何，或门ORG与与门NGl的输出会分别被拉至高逻辑电平与低逻辑电平，因此拉升驱动器30"与拉低驱动器40"皆会被禁能。来自电平转换器20"的驱动信号WPUJJW 设定为高逻辑电平(追随输入/输出电源电压VDD_I0变动)，PM0S晶体管M0P2会截止，故弱化拉升电阻80A也会被禁能。来自电平转换器20"的驱动信号WPD_HV设定为高逻辑电平(追随输入/输出电源电压VDD_I0变动)，NMOS晶体管M0M2会导通。因此，弱化拉低电阻90A会被使能，用以将输出端OT上的电压电平拉低至高于接地电压GND的一既定逻辑电平。换言之，输入/输出缓冲器200的输出端OT被设定于“weak 0”的逻辑状态。第二逻辑状态来自电平转换器20 “的驱动信号0E_HV设定为低逻辑电平，使得拉升驱动器30 “与拉低驱动器40"皆会被禁能。来自电平转换器20"的驱动信号WPD_HV设定为低逻辑电平，NMOS晶体管M0M2会截止，故弱化拉低电阻90A亦会被禁能。来自电平转换器20"的驱动信号WPUJ_HV设定为低逻辑电平，PMOS晶体管M0P2会导通。因此，故弱化拉升电阻80A 会被使能，用以将输出端OT上的电压电平拉高至低于输入/输出电源电压VDD_I0的一既定逻辑电平。换言之，输入/输出缓冲器200的输出端OT被设定于“weak 1”的逻辑状态。第三逻辑状态来自电平转换器20 “的驱动信号0E_HV设定为低逻辑电平，使得拉升驱动器30 “ 与拉低驱动器40"皆会被禁能。来自电平转换器20"的驱动信号WPD_HV设定为低逻辑电平，NMOS晶体管M0N2会截止，故弱化拉低电阻90A亦会被禁能。来自电平转换器20"的驱动信号WPUJ_HV设定为高逻辑电平，PMOS晶体管M0P2会截止，故弱化拉升电阻80A亦会被禁能。当拉升驱动器30"、拉低驱动器40"、弱化拉升电阻80A与弱化拉低电阻90A皆被禁能时，输出端OT上的电压电平被维持在一高阻抗状态(亦称为floating)。换言之，输入 /输出缓冲器200的输出端OT被设定于高阻抗的逻辑状态。第四逻辑状态来自电平转换器20"的驱动信号WPUJ_HV与WPD_HV分别设定为高逻辑电平与低逻辑电平，使得弱化拉升电阻80A与弱化拉低电阻90A皆被禁能。驱动信号PJ_HV设定为高逻辑电平，或门ORG的输出被拉高至高逻辑电平，故拉升驱动器30"会被禁能。来自电平转换器20"的驱动信号0E_HV与SN_HV皆被设定为高逻辑电平(追随输入/输出电源电压VDD_I0变动)，使得与门NGl的输出被拉高至高逻辑电平。因此，拉低驱动器40"会被使能，用以将输出端OT的电压电平拉低至接地电压GND。换言之，输入/输出缓冲器200 的输出端OT被设定于“strong 0”的逻辑状态。第五逻辑状态来自电平转换器20"的驱动信号WPUJ_HV与WPD_HV分别设定为高逻辑电平与低逻辑电平，使得弱化拉升电阻80A与弱化拉低电阻90A皆被禁能。驱动信号SN_HV设定为低逻辑电平，与门NGl的输出被拉低至低逻辑电平，故拉低驱动器40"会被禁能。来自电平转换器20"的驱动信号0E_HV与PJ_HV分别被设定为高逻辑电平(追随输入/输出电源电压VDD_I0)与低逻辑电平，使得或门ORG的输出被拉低至低逻辑电平。因此，拉升驱动器 30"会被使能，用以将输出端OT的电压电平拉高至输入/输出电源电压VDD_I0。换言之， 输入/输出缓冲器200的输出端OT被设定于“strong 1”的逻辑状态。由于输入/输出缓冲器200可在电源启动周期中核心电源电压尚未备妥时，将其输出端设定于多个既定逻辑状态中的一种，因此将可避免在此期间发生数据冲突或误动作、无法恢复的损害或烧毁事件。图19B为弱化拉升电阻的另一实施方式。如图所示，弱化拉升电阻80B与图19A 中所示的弱化拉升电阻80A相似，其差异在于省略了电阻R2，并修改了 PMOS晶体管M0P2的尺寸。在此实施方式中，PMOS晶体管M0P2的尺寸修改成远小于拉升驱动器30〃中PMOS晶体管MOPl的尺寸，使得输入/输出缓冲器200的输出端OT会被慢慢地拉高至高逻辑电平， 并设定为“weakl”的逻辑状态，而非“strong 1”的逻辑状态。图20B为弱化拉低电阻的另一实施方式。如图所示，弱化拉低电阻90B与图20A 中所示的弱化拉低电阻90A相似，其差异在于省略了电阻R3，并修改了 NMOS晶体管M0N2的
13尺寸。在此实施方式中，NMOS晶体管M0N2的尺寸修改成远小于拉低驱动器40〃中NMOS晶体管MONl的尺寸，使得输入/输出缓冲器200的输出端OT会被慢慢地拉低至低逻辑电平， 并设定为“weak 0”的逻辑状态，而非“strong 0”的逻辑状态。在某些实施方式中，电阻R2 与R3可用一个或多个二极管或以二极管方式连接的晶体管来取代。图22为一电子系统的一实施方式。如图所示，电子系统300包括通过一接合垫、 一总线、一导线或其它组件耦合的第一、第二半导体装置310与320。举例而言，第一、第二半导体装置310与320可为集成电路、芯片、马达驱动器、光学读写头，但不限定于此。第一半导体装置310包括前述可于电源启动周期中核心电源电压尚未备妥时将其输出端设定为多个既定逻辑状态中的一种的输入/输出缓冲器200，因此，将可避免在电源启动周期中，发生数据冲突或误动作、无法恢复的损害或烧毁事件。虽然本发明已以较佳实施方式揭露如上，然其并非用以限定本发明，任何本行业的相关技术人员，在不脱离本发明的精神和范围内，当可作些许更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。
权利要求
1.一种输入/输出缓冲器，其特征在于，所述输入/输出缓冲器包括多个电平转换器，每个所述电平转换器包含第一逻辑单元与第一驱动器，所述第一逻辑单元由输入/输出电源电压供电，用以接收具有核心电源电压的输入信号，并且所述第一逻辑单元包括第一输出端、第二输出端；所述第一驱动器耦合至所述第一输出端，用以在电源启动周期中所述核心电源电压尚未备妥时，通过交流耦合使得所述第一输出端上的电压电平追随所述输入/输出电源电压变动；以及多个驱动单元，耦合于所述多个电平转换器与接合垫之间，用以在电源启动周期中，根据所述多个电平转换器中所述第一输出端或所述第二输出端上的电压，将所述接合垫上的逻辑状态选择性地设定为多个既定逻辑状态中的一个。
2.如权利要求1所述的输入/输出缓冲器，其特征在于，所述多个逻辑状态包括“weak 0”状态、“weak 1”状态、“strong 0”状态、“strong 1”状态以及高阻抗状态。
3.如权利要求2所述的输入/输出缓冲器，其特征在于，所述多个驱动单元包括拉升驱动器，耦合于所述输入/输出电源电压与所述接合垫之间，所述拉升驱动器于被启动时用以将所述接合垫上的逻辑状态设定为“strong 1” ；拉低驱动器，耦合于所述接合垫与一接地电压之间，所述拉低驱动器于被启动时用以将所述接合垫上的逻辑状态设定为“strong 0”；弱化拉升电阻，耦合于所述接合垫与所述输入/输出电源电压之间，所述弱化拉升电阻于被启动时，用以将所述接合垫上的逻辑状态设定为“weak 1”；以及弱化拉低电阻，耦合于所述接合垫与所述接地电压之间，所述弱化拉低电阻于被启动时用以将所述接合垫上的逻辑状态设定为“weak 0”，其中当所述拉升驱动器、所述拉低驱动器、所述弱化拉升电阻与所述弱化拉低电阻皆未启动时，所述接合垫上的逻辑电平被设定在所述高阻抗状态。
4.如权利要求1所述的输入/输出缓冲器，其特征在于，在所述输入/输出电源电压与所述核心电源电压皆备妥之后，所述第一逻辑单元根据所述输入信号进行动作，而与所述第一驱动器无关。
5.如权利要求1所述的输入/输出缓冲器，其特征在于，所述第一驱动器包括电容， 所述电容耦合于所述第一输出端与所述输入/输出电源电压之间；晶体管，具有第一端耦合至所述第一输出端、控制端耦合至所述输入/输出电源电压， 以及第二端；以及二极管，耦合于所述晶体管的所述第二端与接地电压之间。
6.如权利要求5所述的输入/输出缓冲器，其特征在于，所述电容包括变容器、金属-氧化物-金属电容、金属-绝缘物-金属电容、电容方式连接的晶体管或其组合物。
7.如权利要求1所述的输入/输出缓冲器，其特征在于，所述电平转换器还包括第二驱动器耦合所述第二输出端，用以在电源启动周期中所述核心电源电压尚未备妥时，通过交流耦合使得所述第二输出端上的电压电平维持在低逻辑状态。
8.如权利要求7所述的输入/输出缓冲器，其特征在于，所述第二驱动器单元耦合于所述第二输出端与所述接地电压之间，并且所述第二驱动器单元包括电容方式连接的晶体管、二极管方式连接的晶体管或其组合物。
9.如权利要求1所述的输入/输出缓冲器，其特征在于，所述第一逻辑单元包括锁存器，耦合于所述输入/输出电源电压与所述第一、所述第二输出端之间；以及差分对，耦合于所述接地电压与所述第一、所述第二输出端之间。
10.如权利要求9所述的输入/输出缓冲器，其特征在于，所述锁存器包括二交叉耦合的MOS晶体管或二交叉耦合的反相器。
全文摘要
本发明提供一种输入/输出缓冲器，其中所述输入/输出缓冲器包括多个电平转换器及多个驱动单元，每个电平转换器包括第一逻辑单元与第一驱动器，第一逻辑单元由输入/输出电源电压供电，用以接收具有核心电源电压的输入信号，第一逻辑单元包括第一、第二输出端；第一驱动器，耦合于第一输出端，用以在电源启动周期中核心电源电压尚未备妥时，通过交流耦合使得第一输出端上的电压电平追随输入/输出电源电压变化；多个驱动单元耦合于多个电平转换器与接合垫之间，用以在电源启动周期中，根据多个电平转换器中第一或第二输出端上的电压，将接合垫上的逻辑状态选择性地设定为多个既定逻辑状态中的一个。
文档编号H03K19/0175GK102394628SQ20111035445
公开日2012年3月28日 申请日期2008年10月10日 优先权日2007年10月12日
发明者刘元卿, 饶哲源 申请人:联发科技股份有限公司