专利名称：可承载高电压的输出缓冲器的制作方法
技术领域：
本发明是有关于一种半导体元件的输出缓冲器，且特别是有关于一种可承载高电 压的半导体元件的输出缓冲器。
背景技术：
图1显示传统串行闪存的SIO端的输出缓冲器100的线路图。当致能信号Z = KZB = 0)时，输出缓冲体100处于主动(active)模式。N型金属氧化物半导体(N_type metal oxide semiconductor ;NM0S)晶体管MN5 以及P型金属氧化物半导体(P_type metal oxide semiconductor ；PM0S)晶体管MP5皆导通，而PMOS晶体管MP3以及匪OS晶体管MN3 皆关闭。假如输入数据DATA = 0，PMOS晶体管MP3A导通以输出电压VDD至节点PU0，而 NMOS晶体管丽3A则关闭。由于晶体管丽5导通的关系，使得节点PDO具有与节点PUO相同 的电压VDD。结果，PMOS电晶MPO被其栅极电压VDD关闭，而NMOS晶体管MNO则被其栅极 电压VDD所导通以输出电压VSS (例如接地电压)作为数据信号DQ ( = DATA = 0)。假如输入数据DATA = 1，晶体管MP3A关闭，而晶体管丽3A导通以输出电压VSS至 节点PD0。由于晶体管MP5导通的关系使得节点PUO具有与节点PDO相同的电压VSS。结 果，晶体管MNO被其栅极电压VSS关闭，而晶体管MPO被其栅极电压VSS所导通而输出电压 VDD作为数据信号(=DATA = 1)。当致能信号Z = 0( = 1)时，输出缓冲器100处于第三态(tri-state)模式，晶 体管丽5以及MP5皆关闭使得节点PUO及PDO皆浮接且晶体管MPO及MNO也关闭。此时， 数据信号DQ为浮接且输出缓冲器100为非致能。由于晶体管MPO的基极(bulk)电压固定 为VDD，如图1所示，当大于VDD的外界高电压HV输入至晶体管MPO的输出端时，受限于晶 体管MPO中导通的PN结(junction)(由漏极的P+区连接至N型阱)，此输出端电压(即 MPO的漏极电压)并无法如期地提升至高电压HV。因此，传统的串行闪存的输出缓冲器100并无法作为一个提供大于操作电压VDD 的高电压输入的第三态输出缓冲器。如何设计出一个新颖的输出缓冲器可承载高电压便显
得非常重要。
发明内容
有鉴于此，本发明是有关于一种半导体元件的输出缓冲器。输出缓冲器包括一个 开关电路连接于其输出晶体管的基极上。当操作于主动模式时，开关电路导通以提供相等 于此输出晶体管的操作电压的一电压至此输出晶体管的基极。当处于第三态模式且外界高 电压输入至输出晶体管的输出端时，开关电路关闭且输出晶体管的控制端电压与基极电压 皆提高以完全导通此输出晶体管。因此，输出缓冲器可以在第三态模式承载高电压且在主 动模式下进行正常操作。根据本发明的第一方面，提出一种输出缓冲器。输出缓冲器应用于一半导体元件 用以根据一致能信号以及一输入数据来输出一数据信号。输出缓冲器包括第一输出晶体管、第一开关、第二开关以及第三开关。第一输出晶体管包括一第一端用以连接一第一操作 电压以及一第二端用以输出第一操作电压作为数据信号。第一开关包括第一端连接第一输 出晶体管的一基极以及一控制端用以接收致能信号。第二开关包括第一端连接第一开关的 第二端、一控制端用以接收致能信号以及一第二端连接一第二操作电压。第三开关包括一 第一端连接第一输出晶体管的基极、一控制端连接第一开关的第二端以及一第二端连接第 一操作电压。根据本发明的第二方面，提出一种输出缓冲器。输出缓冲器应用于一半导体元件 用以根据一致能信号以及一输入数据来输出一数据信号。输出缓冲器包括第一输出晶体 管、开关电路以及第一晶体管。第一输出晶体管包括一第一端用以连接一第一操作电压以 及一第二端用以输出第一操作电压作为数据信号。开关电路连接第一操作电压以及第一 输出晶体管的一基极(bulk)。第一晶体管包括一第一端连接第一输出晶体管的基极；一 控制端连接致能信号；以及一第二端连接第一输出晶体管的控制端。其中当于一第三态 (tri-state)模式下大于第一操作电压的一高电压加于第一输出晶体管的第二端时，第一 输出晶体管的一基极电压被提高至此高电压，开关电路关闭，且第一晶体管被致能信号导 通以将基极电压输出至第一输出晶体管的控制端。为让本发明的上述内容能更明显易懂，下文特举两较佳实施例，并配合所附图式， 作详细说明如下
图1显示传统串行闪存的SIO端的输出缓冲器的线路图。图2绘示依照本发明第一较佳实施例的输出缓冲器的线路图。图3绘示依照本发明第二较佳实施例的输出缓冲器的线路图。主要元件符号说明100、200、300 输出缓冲器210:开关电路310:升压电路311:或非门312:反相器M2 M8、MPD、MP0、MN0、MP3、MN3、MP3A、MN3A、MP5、MN5、MN5A :晶体管C 电容Z 致能信号ZB 致能信号Z的反相信号DATA 输入数据DQ 数据信号VDD、VSS:操作电压PWRIN 基极电压PUO、PD0:节点
具体实施例方式本发明提供一种半导体元件的输出缓冲器，包括一个开关电路连接于其输出晶体 管的基极上，使得主动模式下输出晶体管的基极电压等于输出晶体管的操作电压，而于第 三态模式下输出晶体管的基极电压等于施加于输出晶体管输出端的外界高电压。因此，输 出缓冲器可以在第三态模式承载高电压且在主动模式下进行正常操作。第一实施例请参照图2，其绘示依照本发明第一较佳实施例的输出缓冲器的线路图。如图2所 示，输出缓冲器200应用于一半导体元件，例如是一非易失性串行闪存，用以根据致能信号 Z以及输入数据DATA来输出一数据信号DQ。输出缓冲器200包括第一输出晶体管MPO以 及开关电路210。第一输出晶体管MPO例如是一种PM0S。第一输出晶体管MPO包括第一端 (即源极)连接于一第一操作电压VDD，一第二端(即漏极)用以输出第一操作电压VDD作 为数据信号DQ。本实施例的特点在于第一输出晶体管MPO的基极连接至开关电路210而不是第一 操作电压VDD。当输出缓冲器200处于主动模式时，开关电路210导通以输出第一操作电 压VDD至第一输出晶体管MPO的基极。而当输出缓冲器200位于第三态模式以供高电压输 入时，亦即供大于VDD的高电压HV输入第一输出晶体管的第二端(输出端)，开关电路210 关闭且第一输出晶体管的基极电压提高至高电压HV使得第一输出晶体管MPO的第二端可 以顺利地提高至高电压HV并且关闭第一输出晶体管ΜΡ0。开关电路210包括第一至第五开关。第一开关例如是PMOS晶体管M3，第二开关例 如是NMOS晶体管M5，第三开关例如是PMOS晶体管M2，第四开关例如是NMOS晶体管M4，且 第五开关例如是PMOS晶体管MPD。第一开关(M3)包括一第一端(即源极)连接第一输出 晶体管MPO的基极以及一控制端(即栅极)用以接收致能信号Z。第四开关(M4)包括一 第一端(即漏极)连接第一开关(Μ； )的第二端以及一控制端(即栅极)用以接收第一操 作电压VDD。第二开关(M5)包括一第一端(即漏极)连接第四开关(M4)的第二端(即源 极)、一控制端(即栅极)用以接收致能信号Z以及一第二端(即源极)连接第二操作电压 VSS，其中第二操作电压VSS (例如是接地电压)低于第一操作电压VDD (例如是3V)。第三开关(M2)包括一第一端(即源极)连接第一输出晶体管MPO的基极、一控制 端(即栅极)连接第一开关(M3)的第二端以及一第二端连接第一操作电压VDD。第五开关 (MPD)包括一第一端(即源极)连接第一输出晶体管MPO的基极、一控制端(即栅极)用以 接收第一操作电压VDD以及一第二端(即漏极)连接第一输出晶体管MPO的第二端。当输出缓冲器200处于主动模式时，致能信号Z具有第一电位VDD，即Z = 1，第一 开关(M3)关闭且第二开关(M5)以及第四开关(M4)皆导通以输出第二操作电压VSS导通 第三开关(M2)使得第一输出晶体管MPO的基极电压PWRIN相等于第一操作电压VDD。也就 是说，第一输出晶体管MPO的源极及基极皆连接至VDD，相当于图1的现有输出缓冲器100 中晶体管MPO的情况。当于第三态模式下致能信号Z具有第二电位VSS，即Z = 0，且大于第一操作电压 VDD(例如3V)的高电压(例如10V)输入至第一输出晶体管的第二端以提高基极电压PWRIN 至高电压HV时，第五开关(MPD)完全被导通使得基极电压PWRIN等于高电压HV。此时，第 二开关(M5)以及第四开关(M4)皆关闭且第一开关(M3)导通以输出基极电压PWRIN(=HV)来关闭第三开关(M2)。不同于现有输出缓冲器100的输出晶体管MPO的基极电压固定为VDD，输出缓冲器 200的输出晶体管MPO的基极电压可以随着输出晶体管MPO的输出电压提高至高电压HV而 跟着增加至此高电压。因此，本实施例的输出缓冲器在第三态模式下可用以承载高电压。虽然本实施例是以开关电路210包括第四开关(M4)连接于第一开关(M3)以及第 二开关(M5)并为电压VDD所控制为例作说明，然开关电路210亦可以使用第一开关(M3) 直接连接至第二开关(M5)而不需使用第四开关(M4)。而且，开关电路210也可以设计为不 使用第五开关(MPD)。在此情况下，当高电压HV输入至第一输出晶体管MPO的第二端时，第 一输出晶体管MPO的基极电压PWRIN会被提高至(HV-Vd)，其中Vd为MPO中反向二极管的 电压降。只要第一输出晶体管可以随着第二端电压升高为高电压的同时其基极电压也跟着 上升至接近此高电压并且第一输出晶体管的阈值电压大于其内部反向二极管的电压降以 切断第一输出晶体管的漏电流，皆不脱离本发明的技术范围。如图2所示，输出缓冲器200更包括第一晶体管MP3、第二晶体管MP3A、第三晶体 管MP5、第四晶体管丽5A、第五晶体管丽5以及第二输出晶体管ΜΝ0。例如，晶体管MP3、MP3A 以及MP5皆为PMOS晶体管，而晶体管丽5A、丽5以及MNO皆为NMOS晶体管。第一晶体管 MP3包括第一端(即源极)连接第一输出晶体管MPO的基极、一控制端(即栅极)用以接收 致能信号Z以及一第二端(即漏极)连接第一输出晶体管MPO的控制端(即栅极)。第二晶体管MP3A包括一第一端(即源极)连接第一输出晶体管MPO的基极、一控 制端(即栅极)用以接收输入数据DATA以及一第二端(即漏极)连接第一输出晶体管MPO 的控制端。第一晶体管MP3以及第二晶体管MP3A的基极皆连接至第一输出晶体管MPO的 基极。当致能信号Z具有第二电位VSS，即Z = 0，且高电压HV输入至第一输出晶体管MPO 的第二端时，第一晶体管MP3导通并将第一输出晶体管MPO的基极电压PWRIN( HV)输出 至第一输出晶体管MPO的控制端以关闭第一输出晶体管ΜΡ0。第三晶体管MP5包括一第一端(即源极)连接第一输出晶体管MPO的控制端(PUO) 以及一控制端(即栅极)用以接收致能信号Z的反相信号观。第四晶体管丽5A包括一第 一端连接第三晶体管MP5的第二端以及一控制端(即栅极)用以接收致能信号Z。第二输出晶体管MNO包括一第一端(即漏极)连接第一输出晶体管MPO的第二端、 一控制端(即栅极)(PDO)连接第四晶体管MN5A的第二端以及一第二端(即源极)连接第 二操作电压VSS。第三晶体管MP5的基极连接至第一输山晶体管MPO的基极。第四晶体管 MN5A的基极则连接至第二输出晶体管MNO的控制端(PDO)。此外，输出缓冲器200更包括第六晶体管丽3以及第七晶体管丽3A。例如，晶体管 丽3以及丽3A皆为NMOS晶体管。第六晶体管丽3的漏极连接第二输出晶体管MNO的控制 端PD0，第六晶体管MN3的栅极连接反相信号观，且第六晶体管MN3的源极连接第二操作电 压VSS。第七晶体管丽3A的漏极连接第二输出晶体管MNO的控制端PD0，第七晶体管丽3A 的栅极连接输入数据DATA，且第七晶体管MN3A的源极连接第二操作电压VSS。当于主动模式下致能信号具有第一电位VDD，即Z = 1时，如上所述，基极电压 PWRIN等于操作电压VDD。此时，第一晶体管MP3以及第六晶体管丽3关闭，而第三晶体管 MP5、第四晶体管丽5A以及第五晶体管丽5皆导通。假如输入数据DATA = 1，第二晶体管 MP3A关闭而第七晶体管丽3A被导通以输出操作电压VSS至节点PDO使得第二输出晶体管MNO被关闭。同时，操作电压VSS则透过导通的晶体管MP5及丽5A输出至节点PUO使得第 一输出晶体管MPO导通以输出操作电压VDD作为数据信号DQ( = DATA= 1)。假如输入数 据DATA = 0，第七晶体管丽3A关闭而第二晶体管MP3A导通以输出基极电压PWRIN( = VDD) 至节点PUO使得第一输出晶体管MPO被关闭。同时，基极电压PWRIN( = VDD)透过导通的 晶体管MP5及丽5A输出至节点PDO使得第二输出晶体管MNO导通以输出操作电压VSS作 为数据信号DQ( = DATA = 0)。另外，当于第三态模式下致能信号Z具有第二电位VSS，即Z = 0且高电压HV输入 至第一输出晶体管MPO的第二端时，如上所述，基极电压PWRIN等于高电压HV，第一晶体管 MP3被导通以输出基极电压PWRIN( = HV)至节点PUO使得第一输出晶体管MPO被关闭。此 时，第五晶体管MN5也被关闭，但是由于第三晶体管MP5的栅极电压(VDD)远小于其漏极电 压(HV)，导致第三晶体管MP5并无法完全被关闭。然而，本实施例使用第四晶体管MN5A连 接于第一输出晶体管MPO的控制端(PUO)以及第二输出晶体管MNO的控制端(PDO)之间， 使得第四晶体管MN5A可以完全被关闭来阻隔基极PWRIN由节点PUO输入至第二输出晶体 管MNO的控制端(PDO)以导通第二输出晶体管ΜΝ0。在本实施例中，第四晶体管MN5A为具有阈值电压实质上等于零的一原生(native) 晶体管，以便能确保在主动模式下当DATA = 0时，节点PDO的电压为VDD，即PDO = 1。输出晶体管200包括开关电路210连接于第一输出晶体管MPO的基极使得在主动 模式下第一输出晶体管MPO的基极电压等于第一输出晶体管的操作电压VDD，而在第三态 模式下第一输出晶体管的基极电压则等于输入至第一输出晶体管MPO的输出端的高电压 HV。如此一来，输出缓冲器200在第三态模式下可以承载高电压，而在主动模式下可以正常 操作。第二实施例请参照图3，其绘示依照本发明第二较佳实施例的输出缓冲器的线路图。第二实施 例的输出缓冲器300具有与输出缓冲器200相似的电路结构。输出缓冲器300与输出缓冲 器200不同之处在于输出缓冲器300更包括一升压电路310连接至第四晶体管MN5A的控 制端，而第四晶体管MN5A的阈值电压不等于零，例如IV。例如，升压电路310包括或非门(NOR gate) 311、PMOS晶体管M6、匪OS晶体管M7 及M8以及反相器312。或非门311具有两个输入端分别连接输入数据DATA以及反相信号 观。晶体管M6的栅极连接反相信号ZB，晶体管M6的漏极透过电容C连接至或非门311的 输出端，晶体管M6的源极连接至第四晶体管MN5A的控制端。反相器312具有一输入端连 接或非门311的输出端。晶体管M7的栅极连接反相器312的输出端，晶体管M7的漏极连 接操作电压VDD，且晶体管M7的源极连接晶体管M6的漏极。晶体管M8的栅极连接反相信 号观，晶体管M8的漏极连接晶体管M6的源极，且晶体管M8的源极连接操作电压VSS，例如 OV。当于第三态模式下致能信号Z具有第二电位VSS，即Z = 0且观=1时，不论输入 数据DATA为1或0，晶体管M6皆被关闭，且晶体管M8被导通以输出操作电压VSS作为升压 电压BST至第四晶体管的控制端来关闭第四晶体管丽5A。当于主动模式下致能信号Z具有第一电位VDD，即Z = 1且观=0时，晶体管M8 被关闭，而晶体管M6则被导通。假如输入数据DATA具有高电位，即DATA= 1，或非门311的输出电压为VSS，且晶体管M7的栅极电压为VDD。因此，晶体管M7会导通而透过导通的 晶体管M6输出操作电压VDD至第四晶体管丽5A的控制端以导通第四晶体管丽5A。假如 输入数据DATA改为具有低电位，即DATA = 0时，或非门311的输出电压为VDD，且晶体管 M7的栅极电压为VSS。因此，晶体管M7被关闭，而由于在前一阶段DATA = 1时在电容C 中储存了电压(VDD-Vt-VSS)，因此晶体管M6的漏极电压会被提升至VDD+(VDD-Vt-VSS)= 2VDD-Vt-VSSο导通的晶体管M6输出电压(2VDD_Vt_VSS)(例如是2*3V_1V_0V = 5V)可以 完全导通第四晶体管MN5A使得第四晶体管MN5A可以输出等于第一操作电压VDD大小的电 压而不会有一个阈值电压的电压降。因此，可以确保在主动模式下当DATA = 0时，第二输 出晶体管可完全导通以输出操作电压VSS作为数据信号DQ。虽然本实施例是以升压电路310包括或非门311、反相器312以及晶体管M6 M8 为例作说明，本发明亦可以使用其它任何形式的升压电路。只要升压电路可以在第三态模 式(Z = 0)下输出电压来关闭第四晶体管，而在主动模式(Z = 1)下输出比第一操作电压 还要高的电压以完全导通第四晶体管来输出第一操作电压而没有一个阈值电压的电压降， 皆不脱离本发明的技术范围。相似于输出缓冲器200，输出缓冲器300包括开关电路210连接于第一输出晶体管 MPO的基极，因此在第三态模式下可用以承载高电压，而在主动模式仍可以正常操作。本发明上述较佳实施例揭露的输出缓冲器使用开关电路连接于第一输出晶体管 的基极，使得第一输出电得体在主动模式下具有基极电压等于第一操作电压，而于第三态 模式下具有基极电压等于输入第一输出晶体管的输出端的一外界高电压。因此输出缓冲器 在第三态模式下可用以承载高电压并且在主动模式下仍可以正常操作。此外，输出缓冲器使用一个原生晶体管或一般晶体管连接一升压电路来连接于第 一输出晶体管及第二输出晶体管的控制端之间。在第三态模式下，此晶体管可以完全被关 闭以阻隔外界高电压输入至第二输出晶体管的控制端，而在主动模式下当DATA = 0时，晶 体管会被导通以输出第一操作电压至第二输出晶体管的控制端。综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本领 域技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的 保护范围当视权利要求所界定的范围为准。
权利要求
1.一种输出缓冲器，应用于一半导体元件，用以根据一致能信号以及一输入数据来输 出一数据信号，其特征在于，该输出缓冲器包括一第一输出晶体管，包括一第一端用以连接一第一操作电压以及一第二端用以输出该 第一操作电压作为该数据信号； 一第一开关，包括一第一端，连接该第一输出晶体管的一基极；以及 一控制端，用以接收该致能信号； 一第二开关，包括一第一端，连接该第一开关的一第二端； 一控制端，用以接收该致能信号；以及 一第二端，连接一第二操作电压；以及 一第三开关，包括一第一端，连接该第一输出晶体管的该基极； 一控制端，连接该第一开关的该第二端；以及 一第二端，连接该第一操作电压。
2.根据权利要求1所述的输出缓冲器，其特征在于，当该致能信号具有一第一电位时， 该第一开关不导通，且该第二开关导通以输出该第二操作电压以导通该第三开关，使得该 第一输出晶体管的该基极具有一基极电压等于该第一操作电压；
3.根据权利要求2所述的输出缓冲器，其特征在于，当该致能信号具有一第二电位，且 大于该第一操作电压的一高电压输入该第一输出晶体管的该第二端以提高该基极电压至 该高电压，该第二开关不导通且该第一开关导通以输出该基极电压来关闭该第三开关。
4.根据权利要求3所述的输出缓冲器，更包括一第四开关连接于该第一开关与该第二 开关之间并受该第一操作电压的控制，其特征在于，当该致能信号具有该第一电位时，该第 四开关导通且当该致能信号具有该第二电位时，该第四开关关闭。
5.根据权利要求4所述的输出缓冲器，更包括一第五开关，其特征在于，该第五开关包括一第一端，连接该第一输出晶体管的该基极； 一控制端，连接该第一操作电压；以及一第二端，连接该第一输出晶体管的该第二端，其中当该致能信号具有该第一电位时， 该第五开关关闭，且当该致能信号具有该第二电位时，该第五开关导通以输出该高电压至 该第一输出晶体管的该基极。
6.根据权利要求3所述的输出缓冲器，其特征在于，更包括 一第一晶体管，包括一第一端，连接该第一输出晶体管的该基极； 一控制端，用以接收该致能信号；以及 一第二端，连接该第一输出晶体管的一控制端；以及 一第二晶体管，包括一第一端，连接该第一输出晶体管的该基极； 一控制端，用以接收该输入数据；以及一第二端，连接该第一输出晶体管的该控制端；其中，该第一晶体管的一基极以及该第二晶体管的一基极连接至该第一输出晶体管的 该基极；
7.根据权利要求6所述的输出缓冲器，其特征在于，更包括 一第三晶体管，包括一第一端，连接该第一输出晶体管的该控制端；以及 一控制端，用以接收该致能信号的一反相信号； 一第四晶体管，包括一第一端，连接该第三晶体管的一第二端；以及 一控制端，用以接收该致能信号；以及 一第二输出晶体管，包括 一第一端，连接该第一输出晶体管的该第二端； 一控制端，连接该第四晶体管的一第二端；以及 一第二端，连接该第二操作电压；其中，该第三晶体管的一基极连接至该第一输出晶体管的该基极。
8.根据权利要求7所述的输出缓冲器，其特征在于，当该致能信号具有该第一电位时， 该第三晶体管以及该第四晶体管导通，而当该致能信号具有该第二电位且该高电压输入至 该第一输出晶体管的该第二端时，该第四晶体管关闭以阻隔该基极电压输入至该第二输出 晶体管的该控制端来导通该第二输出晶体管。
9.根据权利要求7所述的输出缓冲器，其特征在于，该第四晶体管是阈值电压为零的 一原生(native)晶体管。
10.根据权利要求7所述的输出缓冲器，更包括一升压电路(boostcircuit)，连接该 第四晶体管的该控制端，其特征在于，当该致能信号具有该第二电位时，该升压电路输出该 第二操作电压至该第四晶体管的该控制端以关闭该第四晶体管，而当该致能信号具有该第 一电位且该输入数据具有一低电位时，该升压电路输出一电压以完全导通该第四晶体管使 得该第四晶体管输出该第一操作电压。
11.根据权利要求7所述的输出缓冲器，其特征在于，该第四晶体管的一基极连接至该 第二输出晶体管的该控制端。
12.—种输出缓冲器，应用于一半导体元件，用以根据一致能信号以及一输入数据来输 出一数据信号，其特征在于，该输出缓冲器包括一第一输出晶体管，包括一第一端用以连接一第一操作电压以及一第二端用以输出该 第一操作电压作为该数据信号；一开关电路，连接该第一操作电压以及该第一输出晶体管的一基极；以及 一第一晶体管，包括一第一端，连接该第一输出晶体管的该基极；一控制端，连接该致能信号；以及一第二端，连接该第一输出晶体管的一控制端；其中，当于一第三态(tri-state)模式下大于该第一操作电压的一高电压加于该第一 输出晶体管的该第二端时，该第一输出晶体管的一基极电压被提高至该高电压，该开关电路关闭，且该第一晶体管被该致能信号导通以将该基极电压输出至该第一输出晶体管的该 控制端。
13.根据权利要求12所述的输出缓冲器，其特征在于，该开关电路更包括 一第一开关，包括一第一端，连接该第一输出晶体管的该基极；以及 一控制端，用以接收该致能信号； 一第二开关，包括一第一端，连接该第一开关的一第二端； 一控制端，用以接收该致能信号；以及 一第二端，连接一第二操作电压；以及 一第三开关，包括一第一端，连接该第一输出晶体管的该基极； 一控制端，连接该第一开关的该第二端；以及 一第二端，连接该第一操作电压。
14.根据权利要求13所述的输出缓冲器，其特征在于，当于一主动模式下该致能信号 具有一第一电位时，该第一开关不导通，且该第二开关导通以输出该第二操作电压以导通 该第三开关使得该第一输出晶体管的该基极具有该基极电压等于该第一操作电压。
15.根据权利要求14所述的输出缓冲器，其特征在于，当于该第三态模式下该致能信 号具有一第二电位，且大于该第一操作电压的该高电压输入该第一输出晶体管的该第二端 以提高该基极电压至该高电压时，该第二开关不导通且该第一开关导通以输出该基极电压 来关闭该第三开关。
16.根据权利要求15所述的输出缓冲器，更包括一第四开关连接于该第一开关与该第 二开关之间并受该第一操作电压的控制，其特征在于，当该致能信号具有该第一电位时，该 第四开关导通，且当该致能信号具有该第二电位时，该第四开关关闭。
17.根据权利要求16所述的输出缓冲器，更包括一第五开关，其特征在于，该第五开关 包括一第一端，连接该第一输出晶体管的该基极； 一控制端，连接该第一操作电压；以及一第二端，连接该第一输出晶体管的该第二端，其中当该致能信号具有该第一电位时， 该第五开关关闭，且当该致能信号具有该第二电位时，该第五开关导通以输出该高电压至 该第一输出晶体管的该基极。
18.根据权利要求15所述的输出缓冲器，其特征在于，更包括 一第二晶体管，包括一第一端，连接该第一输出晶体管的该基极； 一控制端，用以接收该输入数据；以及 一第二端，连接该第一输出晶体管的该控制端；其中，该第一晶体管的一基极以及该第二晶体管的一基极连接至该第一输出晶体管的 该基极；
19.根据权利要求18所述的输出缓冲器，其特征在于，更包括一第三晶体管，包括一第一端，连接该第一输出晶体管的该控制端；以及 一控制端，用以接收该致能信号的一反相信号； 一第四晶体管，包括一第一端，连接该第三晶体管的一第二端；以及 一控制端，用以接收该致能信号；以及 一第二输出晶体管，包括 一第一端，连接该第一输出晶体管的该第二端； 一控制端，连接该第四晶体管的一第二端；以及 一第二端，连接该第二操作电压；其中，该第三晶体管的一基极连接至该第一输出晶体管的该基极。
20.根据权利要求19所述的输出缓冲器，其特征在于，当该致能信号具有该第一电位 时，该第三晶体管以及该第四晶体管导通，而当该致能信号具有该第二电位且该高电压输 入至该第一输出晶体管的该第二端时，该第四晶体管关闭以阻隔该基极电压输入至该第二 输出晶体管的该控制端来导通该第二输出晶体管。
全文摘要
本发明公开了一种可承载高电压的输出缓冲器，包括第一输出晶体管、第一开关、第二开关以及第三开关。第一输出晶体管连接第一操作电压用以输出第一操作电压作为数据信号。第一开关连接第一输出晶体管的基极用以接收致能信号。第二开关连接第一开关以及第二操作电压用以接收致能信号，其中第二操作电压低于第一操作电压。第三开关包括一第一端连接第一输出晶体管的基极、一控制端连接第一开关以及一第二端连接第一操作电压。
文档编号H03K19/003GK102088283SQ201010277900
公开日2011年6月8日 申请日期2010年9月8日 优先权日2009年12月4日
发明者林永丰 申请人:旺宏电子股份有限公司