一种集成电路及控制输出缓冲器的方法
【专利摘要】本发明公开了一种集成电路及控制一输出缓冲器的方法，该集成电路，包含一输出缓冲器及一控制电路。此输出缓冲器，具有一信号输入、一信号输出及一组控制输入。该输出缓冲器具有输出缓冲延迟，且响应施加至该组控制输入的控制信号而调整其驱动能力。此控制电路与该输出缓冲器的该组控制输入连接，该控制电路使用第一及第二时序信号产生该些控制信号，且包括一产生具有参考延迟的该第一时序信号的参考延迟电路，及一产生具有与该输出缓冲延迟相关的延迟模拟的该第二时序信号的延迟仿真电路。
【专利说明】一种集成电路及控制输出缓冲器的方法
【技术领域】
[0001]本发明是关于数字电路，特别是关于数字电路的输出缓冲器，尤其是一种集成电路及控制一输出缓冲器的方法。
【背景技术】
[0002]一集成电路中的输出缓冲器可以用来在低电流下接收内部数据及在高电流大小下呈现给外部负载。此输出缓冲器的输出时序会随着工艺边界、电压、温度(PVT)条件而变动。因为工艺边界、电压、温度(PVT)条件而造成的输出时序变动会许会减少数据正确的区间。在越高的操作速度下，则此减少的数据正确区间越有可能影响到此集成电路的表现甚
至是可靠性。
[0003]因此，希望提供一种对工艺边界、电压、温度(PVT)条件不敏感的输出缓冲器，且因此提供集成电路高速操作下的可靠表现。
【发明内容】
[0004]此处所描述的技术是提供一种集成电路，包含一输出缓冲器及一控制电路。此输出缓冲器，具有一信号输入、一信号输出及一组控制输入。该输出缓冲器具有输出缓冲延迟，且响应施加至该组控制输入的控制信号而调整其驱动能力。此控制电路与该输出缓冲器的该组控制输入连接，该控制电路使用第一及第二时序信号产生该些控制信号，且包括一产生具有参考延迟的该第一时序信号的参考延迟电路，及一产生具有与该输出缓冲延迟相关的延迟模拟的该第二时序信号的延迟仿真电路。
[0005]本发明的其它目的和优点，会在下列实施方式以及权利要求范围的章节中搭配图式被描述。
【专利附图】
【附图说明】
[0006]图1A显示一传统输出缓冲器的设计范例。
[0007]图1B显示与图1A中输出缓冲器相关的波形图。
[0008]图2A显示一范例集成电路的方块图。此范例集成电路包括一具有自我校正输出驱动能力的输出缓冲器。
[0009]图2B显示包括多个并联输出驱动器的输出缓冲器。
[0010]图2C显示与图2A中输出缓冲器相关的波形图。
[0011]图3是图2A中的集成电路所使用的控制电路的方块图。
[0012]图4是图3中的参考延迟电路的方块图。
[0013]图5A?图5C包括一组描述图4中的参考延迟电路如何补偿因为变动的工艺边界、电压、温度(PVT)条件下所造成的时序变动的图示。
[0014]图6是图3中的控制电路更详细的电路图。
[0015]图7是一个与图6中的控制电路相关的范例真值表。[0016]图8显示一替代的控制电路。
[0017]图9显示一控制输出缓冲器的驱动能力调整的范例电路图。
[0018]图10显示此范例集成电路的芯片安排图标。
[0019]图11~图13显示与控制一输出缓冲器方法相关的范例波形图。
[0020]【主要元件符号说明】
[0021]120,220,412:P型金属氧化物半导体晶体管(PMOS)
[0022]140、240、414、416:N型金属氧化物半导体晶体管(NMOS)
[0023]160,260:输出缓冲器
[0024]180、280、418、328:电容器
[0025]200:集成电路 [0026]300、800:控制电路
[0027]310:延迟仿真电路
[0028]320、880:延迟线
[0029]322、324、326:缩小电路
[0030]330、890:逻辑
[0031]400:参考延迟电路
[0032]410:第一延迟子电路
[0033]450:信号
[0034]460:第二延迟子电路
[0035]462>468:延迟元件
[0036]610、620:延迟缓冲电路
[0037]615、625:储存电路
[0038]650:译码器
[0039]810、820、830、840:延迟缓冲电路
[0040]815、825、835、845:储存电路
[0041]850:译码器
[0042]910:向左-向右偏移缓存器
[0043]921、922、923、924:三态缓冲器
[0044]960、961、962、963、964:输出驱动器
[0045]1020:存储阵列
[0046]1040:打线垫
[0047]1080:输出与写入终端
【具体实施方式】
[0048]为进一步说明各实施例，本发明的实施例乃提供有图式图1到图13。此些图式乃为本发明揭露内容的一部分，其主要是用以说明实施例，并可配合说明书的相关描述来解释实施例的运作原理。配合参考这些内容，本领域具有通常知识者应能理解其他可能的实施方式以及本发明的优点。
[0049]图1A显不一传统输出缓冲器160的设计范例。此输出缓冲器包括一 N型金属氧化物半导体晶体管(NMOS) 140及一 PMOS 120串联在一起。此NMOS 140具有一控制终端、一漏极终端与一源极终端和地电位连接。此PMOS 120具有一控制终端、一漏极终端与一源极终端和一固定参考电压VDD连接。一输入信号IN与晶体管120和140两者的控制终端并联耦接。一输出信号OUTl与晶体管120和140两者的漏极终端耦接。一电容器180代表此输出缓冲器160的外部负载。
[0050]图1B显示与图1A中输出缓冲器160相关的波形图，是显示输入信号IN与输出信号OUTl的波形图。Tdat是输入信号IN的数据正确窗口。于某些特定工艺边界、温度、电压条件下，输出缓冲器160可以对输出信号OUTl提供与输入信号IN相同的数据正确窗口Tdat0然而，在其他的条件下的工艺边界、温度、电压至少其中一者改变，输出缓冲器160的驱动能力会减少/增加，将输出信号OUTl的脉冲上升及下降边缘延长/加速，且因此将输出信号OUTl的数据正确窗口自Tdat减少为Tvalid。每一个脉冲的Tvalid与Tdat之间的差值是Tinvalid的两倍，因为其上升边缘减少Tinvalid而下降边缘也是减少Tinvalid。
[0051]图2A显示一范例集成电路200的方块图。此范例集成电路200包括一输出缓冲器260及一控制电路300。此输出缓冲器260包括一信号输入、一信号输出及一组控制输入。此输出缓冲器260具有一输出缓冲器级和一驱动能力致能区块可调整以响应施加至此组控制输入的控制信号CTRL。一输入信号IN与输出缓冲器260的信号输入I禹接。一输出信号OUT与输出缓冲器260的信号输出耦接。一电容器280与此输出缓冲器260的信号输出耦接，代表此输出缓冲器260的电容性负载。此控制电路300与一参考信号REF电性耦接。
[0052]第一晶体管240与第二晶体管220中的箭头指示此输出缓冲器260的驱动能力是可以调整的。两个电阻的标记与第一晶体管240和第二晶体管220串联指示此输出缓冲器的驱动能力是可以使用输出电阻的方式调整。
[0053]此输出缓冲器260包括多个输出驱动器。在此输出缓冲器260中的每一个驱动器包括一第一晶体管240及一第二晶体管220。此输出缓冲器260中的第一晶体管240具有一第一导通终端与一第一固定参考电压GND电性耦接、一第二导通终端与此输出缓冲器260的输出终端电性耦接，及一控制终端与输出缓冲器260的输入终端电性耦接。此第一晶体管具有第一通道型态，在一应用中，包括一 N型金属氧化物半导体晶体管(NMOS)。
[0054]此输出缓冲器260中的第二晶体管220具有一第一导通终端与一第二固定参考电压VDD电性耦接、一第二导通终端与此输出缓冲器260的输出终端电性耦接，及一控制终端与输出缓冲器260的输入终端电性耦接。此第二晶体管具有一通道型态与第一晶体管的通道型态相反，且在一应用中，包括一 P型金属氧化物半导体晶体管(PMOS)。
[0055]图2B显示包括多个并联输出驱动器的输出缓冲器260。控制信号CTRL将所选取的输出驱动器致能与失能以调整此输出缓冲器260的驱动能力。输入信号IN提供至多个并联输出驱动器。关于控制信号CTRL如何选取输出驱动器会搭配图9描述。
[0056]在图2B中，每一个输出驱动器是一个180欧姆的输出驱动器，且在每一个输出缓冲器260中有四个如此的输出驱动器并联在一起。根据欧姆定律，输出缓冲器260的驱动能力会分别随着输出缓冲器260的较高/较低整体电阻而降低/增加。输出缓冲器260的整体电阻是由多少个输出驱动器开启而决定。一般而言，输出缓冲器260的整体电阻是每一个开启输出驱动器的电阻总合。假如输出驱动器具有相同的电阻，则所有输出驱动器具有的电阻总合是每一个开启输出驱动器的电阻除上开启输出驱动器的数目。举例而言，180欧姆的输出驱动器而言，假如是开启1、2、3、或4个输出驱动器，则输出缓冲器260的整体电阻分别是180、90、60、或45欧姆。因此，具有45欧姆的整体电阻输出缓冲器260有着最强的驱动能力，而具有180欧姆的整体电阻输出缓冲器260则有着最弱的驱动能力。
[0057]调整驱动能力的分辨率是与每一个输出缓冲器260中的输出驱动器数目相关。较多数量的输出驱动器则具有较高的分辨率。当具有四个输出驱动器时，此输出缓冲器的驱动能力调整可以具有四个阶级。假设每一个输出驱动器具有相同的大小，当具有16个输出驱动器时，则此输出缓冲器的驱动能力调整可以具有16个阶级。在其他的实施例中，驱动器的大小是可以变动的，例如包括Ix驱动器、2x驱动器、4x驱动器和8x驱动器，且译码电路可以用来选取具有最佳调整整体驱动能力的驱动器组合。此外，在其他的实施例中，驱动器也可以使用模拟控制信号来调整其驱动能力。
[0058]图2C显示与图2A中输出缓冲器260相关的波形图。为了比较的目的，其是显示与图1B中相同的输入信号IN与输出信号OUTl的波形图。图中所示由输出缓冲器260产生的输出信号OUTl的波形图具有数据正确窗口 Tvalid2。Tvalid2由输出缓冲器260根据特定工艺边界、电压、温度(PVT)条件加以调整。结果是，Tvalid2较图1B中由输出缓冲器160没有根据特定工艺边界、电压、温度(PVT)条件加以调整的输出信号OUTl所产生的较窄数据正确窗口 Tvalidl更宽。Tvalid2较Tvalidl更接近Tdat但仍是与Tdat之间相差Tinvalid2的两倍，因为其上升边缘减少Tinvalid2而下降边缘也是减少Tinvalid2。
[0059]图3是图2A中的集成电路200所使用的控制电路300的方块图。此控制电路300与输出缓冲器260的该组控制输入连接。此控制电路300使用第一及第二时序信号TSl和TS2产生控制信号，且包括产生具有一参考延迟的第一时序信号TSl的参考延迟电路400及与此输出缓冲器延迟相关的产生具有模拟延迟的第二时序信号TS2的一延迟仿真电路310。
[0060]此参考延迟电路400是响应一参考信号以产生具有一参考延迟的第一时序信号TS1，且其中参考延迟电路400基本上对工艺边界、电压、温度(PVT)条件不敏感。延迟仿真电路310是响应其输入的参考信号REF而在其输出产生具有模拟延迟的第二时序信号TS2，且其中延迟仿真是工艺边界、电压、温度(PVT)条件或是工艺边界、电压、温度(PVT)之一者的改变而产生对应的输出缓冲延迟。
[0061 ] 此控制电路300也包括一延迟线320及逻辑330。此逻辑330具有一第一输入终端与第一时序信号TSl电性耦接，及具有一第二输入终端通过此延迟线320与第二时序信号TS2电性耦接。此逻辑330比较自参考延迟电路400的第一时序信号TSl抵达时间与自延迟仿真电路310的第二时序信号TS2抵达时间以产生控制信号CTRL。
[0062]此参考信号REF必须在输入信号IN和输出缓冲器260具有类似的电气特性，使得参考信号REF搭配延迟仿真电路310可以产生与此输出缓冲器260的时序相关的时序。这些电气特性可以包括有效边缘的时序及电压幅度。有效边缘可以是上升边缘或是下降边缘。此参考信号REF可以自集成电路内部或外部的来源产生。此参考信号REF可以具有一个频率或频率范围适合在一集成电路中对输出缓缓冲器的输出驱动能力进行自我校正。
[0063]图4是图3中的参考延迟电路400的方块图。此参考延迟电路400包括一第一延迟子电路410，其具有一输入终端与参考信号REF电性耦接，及具有一输出终端。此参考延迟电路400也包括一第二延迟子电路460，其具有一输入终端与第一延迟子电路410的输出终端电性耦接，及具有一输出终端与第一时序信号TSl电性耦接。
[0064]此第一延迟子电路410可以包含一电阻电容(RC)延迟电路，而此第二延迟子电路460可以包含金属氧化物半导体(MOS)延迟电路。替代地，此第一延迟子电路410可以包含一金属氧化物半导体(MOS)延迟电路，而此第二延迟子电路460可以包含电阻电容(RC)延迟电路。
[0065]此电阻电容(RC)延迟电路或许包括一 PMOS晶体管412及一 NMOS晶体管414串联在一起。此PMOS 412具有一控制终端、一漏极终端与一源极终端和第二参考电压VDD2连接。此NMOS 414具有一控制终端、一漏极终端与一源极终端。此PMOS晶体管412及NMOS晶体管414的控制终端并联地与第一延迟子电路410的输入终端电性耦接。此PMOS晶体管412及NMOS晶体管414的漏极终端与第一延迟子电路410的输出终端和一信号450电性率禹接。一第二 NMOS晶体管416具有一控制终端与一偏压电压电性稱接,一漏极终端与NMOS晶体管414的源极终端耦接，及一源极终端与一地电位耦接。此偏压电压可以由一模拟电路产生，且提供一定电流。一电容器418经由信号450与PMOS晶体管412和NMOS晶体管414的漏源极终端耦接。
[0066]此MOS延迟电路可以包括多个串联的延迟元件。信号450与此多个串联的延迟元件中的第一延迟元件462的输入终端耦接。此多个串联的延迟元件中的最后一个延迟元件468的输出终端与第二延迟子电路460的输出终端耦接。如同图5A?图5C中所描述的，此电阻电容(RC)延迟电路及金属氧化物半导体(MOS)延迟电路彼此补偿使得通过参考延迟电路400的整体延迟在变动的工艺边界、电压、温度(PVT)条件下大致仍保持定值。
[0067]图5A?图5C包括一组描述图4中的参考延迟电路如何补偿因为变动的工艺边界、电压、温度(PVT)条件下所造成的时序变动的图示。名义上的工艺边界、电压、温度(PVT)条件包括名义上的工艺边界、名义上的电压、及名义上的温度。一个名义上的电压是与集成电路相关。举例而言，在一集成电路中的名义上的电压或许是3.3V而在另一集成电路中的名义上的电压或许是1.5V。一个名义上的温度可以是摄氏25度。一个名义上的工艺边界可以是典型-典型(TT)。工艺边界会在图5C中描述。
[0068]此延迟仿真电路310的一个名义上的延迟是在名义的工艺边界、电压、温度(PVT)条件下通过此延迟仿真电路310的延迟。一般而言，通过此延迟仿真电路310的延迟会随着工艺边界、电压、温度(PVT)条件而变动，且是大于或小于名义上的延迟。此参考延迟电路400的整体延迟在变动的工艺边界、电压、温度(PVT)条件下最好是大致仍保持定值，如同以下图5A?图5C中所描述的。用来描述参考延迟电路的名词,对一个作为输出缓冲器输出驱动能力的自我校正的时间延迟参考的参考延迟电路400而言，假如通过此参考延迟电路400的延迟在变动的工艺边界、电压、温度(PVT)条件下在一段时间中相对于一个例如是此输出缓冲器的仿真电路的工艺边界、电压、温度(PVT)条件敏感元件在相同的工艺边界、电压、温度(PVT)条件下是很小的，则可以称为"大致定值"或是此电路是"大致不敏感的"。在现实中，一参考延迟电路应该提供对工艺边界、电压、温度(PVT)其中一者或多者的变动相较于正在校正的输出缓冲器的仿真电路较不敏感的参考延迟。一个较不敏感的参考延迟可以改善其表现，即使是在此参考延迟电路400的延迟并不是保持定值的情况下。
[0069]图5A显示当温度增加，通过RC延迟电路的RC延迟减少，而通过MOS延迟电路的MOS延迟增加。所以因为温度的变动产生的RC延迟减少和MOS延迟增加的净效果是使得RC延迟电路和MOS延迟电路的整体延迟大致是定值，导致此电路大致对于温度的变动不敏感。
[0070]图5B显示当供应电压增加，通过RC延迟电路的RC延迟增加，而通过MOS延迟电路的MOS延迟减少。所以因为供应电压的变动产生的RC延迟减少和MOS延迟增加的净效果是使得RC延迟电路和MOS延迟电路的整体延迟大致是定值，导致此电路大致对于供应电压的变动不敏感。
[0071]图5C显示工艺边界对于RC延迟和MOS延迟的影响。工艺边界代表集成电路工艺中参数的变动。在不同工艺边界中所制造出的电路可以于较快或较慢的速度下操作。一种对工艺边界的命名方式对N通道MOS边界以第一字母表示而对P通道MOS边界以第二字母表示。通常而言，S、T和F等字母分别代表缓慢、典型和快速边界。举例而言，FF边界代表快速N通道MOS装置以及快速P通道MOS装置。
[0072]图5C显示在缓慢-缓慢(SS)工艺边界中通过RC延迟电路的RC延迟小于较在快速-快速(FF)工艺边界中通过RC延迟电路的RC延迟，而在缓慢-缓慢(SS)工艺边界中通过MOS延迟电路的MOS延迟则是大于较在快速-快速(FF)工艺边界中通过MOS延迟电路的MOS延迟。所以因为工艺边界的变动产生的RC延迟增加和MOS延迟减少的净效果是使得RC延迟电路和MOS延迟电路的整体延迟大致是定值，导致此电路大致对于工艺边界的变动不敏感。
[0073]假如第一时序信号TSl相对于第二时序信号TS2是发生在介于第一延迟阈值与第二延迟阈值间的时间区间内，控制信号CTRL具有第一值；假如第一时序信号TSl相对于第二时序信号TS2是发生在早于第一延迟阈值，控制信号CTRL具有第二值；假如第一时序信号TSl相对于第二时序信号TS2是发生在晚于第二延迟阈值，则控制信号CTRL具有第三值。
[0074]在一实施方式中，第一值可以指示并不需要增加或减少此输出缓冲器260的驱动能力。第二值可以指示需要增加此输出缓冲器260的驱动能力，而第三值可以指示需要减少此输出缓冲器260的驱动能力。此控制电路300会持续地观测工艺边界、电压、温度(PVT)条件且产生控制信号CTRL。输出缓冲器260则会根据控制信号CTRL的值来调整其输出强度。
[0075]图6是图3中的控制电路300更详细的电路图。除了此参考延迟电路400和延迟仿真电路310之外，控制电路300还包括一延迟线320和逻辑330。此延迟线320具有一输入与延迟仿真电路310耦接。此延迟线320具有一第一接头TPl与第一延迟阈值对应及一第二接头TP2与第二延迟阈值对应。此逻辑330与延迟线320的第一接头TPl及一第二接头TP2耦接，且与参考延迟电路400耦接。此逻辑330产生控制信号CTRL。
[0076]延迟线320包括第一延迟缓冲电路610和第二延迟缓冲电路620。第一延迟缓冲电路610具有一输入终端经由第二时序信号TS2而与延迟仿真电路310的输出终端电性耦接。第二延迟缓冲电路620具有一输入终端经由第一接头TPl而与第一缓冲电路610的输出终端电性耦接，及具有一输入终端与第二接头TP2电性耦接。
[0077]第一延迟缓冲电路610具有一第一时间延迟通过第一延迟缓冲电路。第二延迟缓冲电路620具有一第二时间延迟通过第二延迟缓冲电路。第一延迟缓冲电路610是进行信号恢复，将第二时序信号TS2的上升或下降边缘变的更陡峭。如此使得第一延迟时间变的越短越好。第二延迟定义逻辑330的时序区间。此时序区间可以由量测自第一接头TPl的上升边缘至第二接头TP2的下一个上升边缘间，或是介于其各自的下降边缘的延迟决定。第二延迟缓冲电路620可以包括例如是8个或10个的串联反向器。假如这些反向器具有相同的延迟，则若是在第二延迟缓冲电路620中的反向器数目加倍的话，整体延迟也会加倍。图11?图13中将会描述时序区间、第一时序信号TS1、第二时序信号TS2间的时序关系。
[0078]在控制电路300中的逻辑330包括第一储存电路615、第二储存电路625及一译码器650。此第一储存电路615具有一时钟输入终端C与参考延迟电路400电性耦接以接收第一时序信号TSl，一数据输入终端D与延迟线320的第一接头TPl电性耦接、及具有一输出终端。此第二储存电路625具有一时钟输入终端C与参考延迟电路400电性耦接以接收第一时序信号TSl，一数据输入终端D与延迟线320的第二接头TP2电性耦接、及具有一输出终端。此译码器650与第一储存电路615和第二储存电路625的输出耦接以产生控制信号 CTRL。
[0079]例如第一储存电路615或第二储存电路625的储存电路，在时钟输入终端C耦接的时钟信号在上升边缘或是下降边缘时，储存与其数据输入终端D耦接的信号的逻辑电平，且在其输出终端Y持续输出其逻辑电平直到其时钟输入终端C耦接是时钟信号的下一个上升边缘或是下降边缘为止。
[0080]如图6所示，此输出缓冲器260的缩小电路326是位于延迟仿真电路310之内，包括此输出缓冲器260的第一晶体管240的第一缩小电路324及第二晶体管220的第二缩小电路322。
[0081]此第一缩小电路324具有第一导通终端与第一固定参考电压GND电性耦接、第二导通终端与延迟仿真电路310的输出终端电性耦接、及控制终端与延迟仿真电路310的输入终端电性耦接。此第二缩小电路322具有第一导通终端与第二固定参考电压VDD2电性耦接、第二导通终端与延迟仿真电路310的输出终端电性耦接、及控制终端与延迟仿真电路310的输入终端电性耦接。为了设计的简便，对输出缓冲器260(图2A)第二固定参考电压VDD2可以与此固定参考电压VDD相等。另外，若是延迟仿真电路310(图6)可以模拟输出缓冲器260 (图2A)的行为，第二固定参考电压VDD2也可以与此固定参考电压VDD不相同。
[0082]如图6所示，此延迟仿真电路310的第一缩小电路324及第二缩小电路322包括一缩小NMOS晶体管及一缩小PMOS晶体管，分别输出缓冲器260中的第一晶体管240及第二晶体管220。参考信号REF与延迟仿真电路310的输入终端耦接。第二时序信号TS2与延迟仿真电路310的输出终端耦接。
[0083]此延迟仿真电路310也包含一电容器328与延迟仿真电路310的输出终端耦接。此电容器328具有将由电容器280 (图2A)所代表在输出缓冲器260的输出终端的电容性负载的缩小电容值。举例而言，图2A中的在输出缓冲器260的输出终端的电容器280具有30pF的电容值及输出缓冲器260具有30欧姆的电阻值，产生900pS的时间常数。对应的是，在图6中，在缩小电路326的输出终端的电容器328被缩小为5pF的电容值且缩小电路326的电阻值被放大为180欧姆，以模拟900pS的时间常数。
[0084]图7是一个与图6中的控制电路300相关的范例真值表，显示一范例译码操作。当信号FYl和FY2分别在逻辑高电平和低电平时，控制信号CTRL指示输出缓冲器260的驱动能力(强度)并不需要被增加或减少。当信号FYl和FY2两者皆在逻辑高电平时，控制信号CTRL指示输出缓冲器260的驱动能力需要被减少。当信号FYl和FY2两者皆在逻辑低电平时，控制信号CTRL指示输出缓冲器260的驱动能力需要被增加。
[0085]图6中所示的控制电路300及图7中所示的真值表显示此处所揭露技术的一种实施方式。对于熟知此技艺人士而言，此实施方式可以有许多变化。举例而言，第一储存电路615和第二储存电路625可以在时钟输入终端C下降边缘时而不是上升边缘时阵存数据。译码器650可以使用不同的译码机制，例如是在当信号FYl和FY2分别在逻辑低电平和高电平时而不是分别在逻辑高电平和低电平时不要改变驱动能力的译码机制。
[0086]图8中的控制电路800是图6中的控制电路300的替代实施方式。图6中对于延迟线320和逻辑330的描述大致上也适用于图8的控制电路800中。此替代控制电路800包括指示多个时序区间中第一时序信号相对于第二时序信号发生的时序区间，及逻辑900产生响应所指示时序区间的控制信号CTRL。
[0087]替代控制电路800包括一延迟线880和逻辑890。此延迟线880具有一输入经由第二时序信号TS2与延迟仿真电路310 (图6)耦接。此延迟线320具有多个接头，例如一接头TP1、TP2、TP3、TP4分别与多个时序区间对应。此逻辑890与延迟线880上的多个接头耦接，且经由第一时序信号TSl与参考延迟电路400 (图6)耦接。此逻辑890产生控制信号CTRL。
[0088]多个时序区间及多个接头相较于图6中所式的单一时序区间及两个接头的方式提供调整输出驱动能力更精确的控制。此替代控制电路800包括第一延迟缓冲电路810、第二延迟缓冲电路820、第一储存电路815、第二储存电路825及一译码器850分别与图6中的第一延迟缓冲电路610、第二延迟缓冲电路620、第一储存电路615、第二储存电路625及一译码器650对应。图8中的信号TP1、TP2、FYl和FY2分别与图6中的TP1、TP2、FYl和FY2对应。
[0089]此外，此替代控制电路800包括第三缓冲电路830、第四缓冲电路840、第三储存电路835、第四储存电路845。第三缓冲电路830具有一输入终端与第二时序信号TS2电性耦接，及具有一输出终端与第三接头TP3电性耦接。第一缓冲电路810具有一输入终端与第三接头TP3电性耦接，及具有一输出终端与第一接头TPl电性耦接。第二缓冲电路820具有一输入终端与第一接头TPl电性耦接，及具有一输出终端与第二接头TP2电性耦接。第四缓冲电路840具有一输入终端与第二接头TP2电性耦接，及具有一输出终端与第四接头TP4电性耦接。
[0090]第三缓冲电路830是进行信号恢复，将第二时序信号TS2的上升或下降边缘变的更陡峭。如此使得通过第三缓冲电路830的延迟时间变得越短越好。
[0091]此多个时序区间的第一时序区间由通过第二缓冲电路820的延迟时间定义。此第一时序区间可以由量测自第一接头TPl的上升边缘至第二接头TP2的下一个上升边缘间，或是介于其各自的下降边缘的延迟决定。
[0092]此多个时序区间的第二时序区间由通过第一缓冲电路810的延迟时间定义。此第二时序区间可以由量测自第三接头TP3的上升边缘至第四接头TP4的下一个上升边缘间，或是介于其各自的下降边缘的延迟决定。举例而言，假如具有4个反向器、8个反向器、4个反向器的第一缓冲电路810、第二缓冲电路820、第四缓冲电路840具有相同的延迟，则第二时序区间会是第一时序区间的两倍宽。
[0093]更多的时序区间可由加入更多成对的串联缓冲电路的延迟时间来定义。具有一个时序区间时，此输出缓冲器260的驱动能力可以响应根据侦测一个时序区间来增加或减少一个步阶。具有两个时序区间时，此输出缓冲器260的驱动能力可以响应根据侦测两个时序区间来增加或减少两个步阶。一般而言，多重时序区间可以采用多个步阶及更正确地调整输出缓冲器的驱动能力。
[0094]类似于控制电路300,此第一储存电路815具有一时钟输入终端C与第一时序信号TSl电性耦接，一数据输入终端D与第一接头TPl电性耦接、及具有一输出终端。此第二储存电路825具有一时钟输入终端C与第一时序信号TSl电性耦接，一数据输入终端D与第二接头TP2电性耦接、及具有一输出终端。
[0095]此外，在图8所示的替代控制电路800中，第三储存电路835具有一时钟输入终端C与第一时序信号TSl电性耦接，一数据输入终端D与第三接头TP3电性耦接、及具有一输出终端与信号FY3电性耦接。此第四储存电路845具有一时钟输入终端C与第一时序信号TSl电性耦接，一数据输入终端D与第四接头TP4电性耦接、及具有一输出终端与信号FY4电性耦接。
[0096]此逻辑890具有译码器850。此译码器850与第一储存电路815、第二储存电路825、第三储存电路835和第四储存电路845的输出耦接以产生控制信号CTRL。此译码器850根据译码此四个储存电路输出终端所提供的信号来产生控制信号CTRL。此控制信号CTRL指示以下三种情况之一:一个或多个输出缓冲器260的输出驱动能力要增加、减少或不改变。
[0097]图9显示一控制输出缓冲器的驱动能力调整的范例电路图。在一实施方式中，输出缓冲器260具有多个并联输出驱动器960，例如输出驱动器961、962、963和964以及控制信号CTRL致能与失能选取的多个并联输出驱动器960中的输出驱动器，以调整输出缓冲器260的输出驱动能力。
[0098]控制信号CTRL包括向左偏移信号SL及向右偏移信号SR。向左偏移信号SL及向右偏移信号SR与多阶向左-向右偏移缓存器910耦接。为了描述简便起见，在图9中的范例向左-向右偏移缓存器910具有四位宽度。然而，也可以使用其他的应用如8、16、32、64位等。作为一个范例之用，向左-向右偏移缓存器910具有四位宽度的输出终端与四位致能信号SET〈1:4>耦接。四个三态缓冲器与多阶向左-向右偏移缓存器910及输入信号IN耦接。此三态缓冲器可以是反向或非反向的缓冲器。此三态缓冲器中的每一个具有数据输入与输入信号IN耦接，一控制输入与对应的致能信号耦接及一输出终端。当此三态缓冲器由其控制输入的四位致能信号SET〈1:4>的一个对应位开启时，此三态缓冲器传输输入信号IN致其输出终端。举例而言，当三态缓冲器923由其控制输入的对应位SET〈3>开启时，此三态缓冲器923传输输入信号IN致其输出终端。
[0099]作为一个范例之用，此四位宽的信号SET〈1:4>的初始状态为"1100"，其中"I"代表"开启"而"O"代表"关闭"，以开启或关闭输出缓冲器260的对应输出驱动器。在替代的实施方式中，"I"可以代表"关闭"而"O"代表"开启"。当具有"1100"的初始状态，此输出缓冲器260中的两个输出驱动器开启及两个输出驱动器关闭。对两个180欧姆的输出驱动器而言，此输出缓冲器260的整体电阻值因此是90欧姆。
[0100]当此逻辑330侦测到需要增加输出驱动能力时，此逻辑在信号SR产生脉冲。为了响应，此四位宽的信号SET〈1:4>的状态自"1100"变为"1110"，并且此输出缓冲器260中的一个输出驱动器开启及三个输出驱动器关闭。对三个180欧姆的输出驱动器而言，此输出缓冲器260的整体电阻值因此是60欧姆。其结果是，输出驱动能力因为整体电阻值的减少而增加。
[0101]当此逻辑330侦测到需要减少输出驱动能力时，此逻辑在信号SR产生脉冲。为了响应，此四位宽的信号SET〈1:4>的状态自"1100"变为"1000"，并且此输出缓冲器260中的三个输出驱动器开启及一个输出驱动器关闭。对一个180欧姆的输出驱动器而言，此输出缓冲器260的整体电阻值因此是180欧姆。其结果是，输出驱动能力因为整体电阻值的增加而减少。
[0102]当此输出缓冲器260不在一操作模式或是并没有驱动一信号时，可以改变此四位宽的信号SET〈1:4>以调整输出缓冲器260的输出驱动能力以避免此输出缓冲器的切换噪声。在一实施方式中，当数据线被关闭时，例如一集成电路是在一强度调整模式而不是在一操作模式时，可以改变此四位宽的信号SET〈1:4>以调整输出缓冲器260的输出驱动能力。在一操作模式时，此输出缓冲器仅在需要时被致能，而且信号SET〈1:4>并不允许在信号传输时被改变。于此输出缓冲器被致能之前，此集成电路必须在一命令周期时接收命令。某些命令也许需要指定哪一个输出缓冲器被致能的地址。在第二种实施方式中，于命令周期时信号SET〈1:4>可以允许被改变以导致输出缓冲器对于其驱动能力的自我校正。在第三种实施方式中，当此集成电路被解除选取或并未选取时信号SET〈1:4>也可以允许被改变。
[0103]图10显示此范例集成电路200的芯片安排图标。此集成电路200包括写入终端组态为将电路连接至集成电路200之外，且其中输出缓冲器的输出与写入终端连接。写入终端可以包含一集成电路封装的打线垫，覆晶封装的"凸块"，通过堆栈集成电路中的硅介层孔及其他终端组态为将输出缓冲器的输出进行芯片外的通讯。在此范例中的集成电路200包括经由打线垫1040而与输出缓冲器260耦接的存储阵列1020。在其他的范例中，集成电路200可以包括处理器、逻辑、模拟电路等等单独存在或是其他集成电路元件搭配。圆圈1090显示输出缓冲器260的输出与写入终端1080耦接。
[0104]此集成电路200具有包括输出缓冲器260的多个输出缓冲器。这些输出缓冲器根据控制信号CTRL来调整输出缓冲器的输出驱动能力。这些控制信号CTRL是由控制电路300产生来控制此多个输出缓冲器。这些由一个控制电路300产生的控制信号CTRL可以送至此多个输出缓冲器中超过一个以上的输出缓冲器的一组控制输入中。如图2A中所示，一个控制电路300与一个输出缓冲器260耦接。一般而言，一个控制电路300可以与一个或多个输出缓冲器260耦接。此外，集成电路200可以具有多个控制电路，每一个控制电路与一个或多个输出缓冲器耦接。与一个控制电路耦接的输出缓冲器数目可以与另一个控制电路耦接的输出缓冲器数目是不相同的。
[0105]图11?图13显示一种控制输出缓冲器的方法，在其中输出缓冲器具有输出缓冲器延迟。此方法包括产生具有参考延迟Dl的第一时序信号TS1，及产生具有与输出缓冲器延迟相关的模拟延迟D2的第二时序信号TS2。此方法也包括响应该第一时序信号TSl及第二时序信号TS2而调整输出缓冲器的输出驱动能力。[0106]图11?图13所示的波形是与图6中的控制电路300及图7中的真值表的译码操作相关。为了描述简便起见，信号的转变是发生于图11?图13中的上升边缘。对于熟知此技术的人士而言，也应知悉本发明的技术也可以应用于下降边缘。
[0107]因此，此处所揭露的方法包括使用一参考延迟电路400其是响应产生第一时序信号TSl的参考信号REF，且其中参考延迟电路400大致对工艺边界、电压、温度(PVT)条件或是至少对工艺边界、电压、温度其中一者不敏感。此方法也包括使用一延迟仿真电路310其是响应产生第二时序信号TS2的参考信号REF，且其中仿真延迟是与由工艺边界、电压、温度(PVT)条件或是至少对工艺边界、电压、温度其中一者导致的输出缓冲器延迟的改变相关。
[0108]此方法更包含产生控制信号CTRL以响应第一时序信号TSl及第二时序信号TS2，以及使用控制信号CTRL来调整输出缓冲器的输出驱动能力。假如第一时序信号TSl相对于第二时序信号TS2是发生在介于第一延迟阈值与第二延迟阈值间的时间区间Wl内，控制信号CTRL具有第一值，假如第一时序信号TSl相对于第二时序信号TS2是发生在早于第一延迟阈值，控制信号CTRL具有第二值,假如第一时序信号TSl相对于第二时序信号TS2是发生在晚于第二延迟阈值，则控制信号CTRL具有第三值。
[0109]此方法可以包括使用延迟线320与第一时序信号和第二时序信号之一者耦接。此延迟线320具有一第一接头TPl与第一延迟阈值对应及一第二接头TP2与第二延迟阈值对应。此方法可以包括使用延迟线320的第一接头TPl及一第二接头TP2产生控制信号CTRL。时间区间Wl是介于与第一接头TPl对应的第一延迟阈值和与第二接头TP2对应的第二延迟阈值之间。
[0110]此方法也包括使用第一时序信号TSl提供频率给第一储存电路615，第一储存电路615的数据输入接收延迟线的第一接头TP1，使用第二时序信号TS2提供频率给第二储存电路625，第二储存电路625的数据输入接收延迟线的第二接头TP2，及使用第一储存电路615和第二储存电路625的输出来产生控制信号CTRL。
[0111]在图11?图13中，在时间t0，图11中的波形中的所有信号是在逻辑低电平。在时间tl，如同上升边缘1110所指示的参考信号REF自逻辑低电平转变为逻辑高电平。在时间t2,为了响应上升边缘1110,于参考延迟Dl通过参考延迟电路400之后,如同上升边缘1120所指示的第一时序信号TSl自逻辑低电平转变为逻辑高电平。也是为了响应上升边缘1110，于模拟延迟D2通过参考延迟电路400之后，如同上升边缘1130所指示的第二时序信号TS2自逻辑低电平转变为逻辑高电平。为了响应第二时序信号TS2的上升边缘1130，分别如同上升边缘1140和1150所指示的，第一接头TPl和第二接头TP2自逻辑低电平转变为逻辑高电平。
[0112]在第一时序信号TSl的上升边缘1120，第一储存电路615和第二储存电路625分别提供频率给第一接头TPl和第二接头TP2。在第一接头TPl和第二接头TP2的数据输入终端D所接收的逻辑电平分别提供至第一储存电路615和第二储存电路625的输出FYl和FY2。
[0113]如图11所示，第一时序信号TSl的上升边缘1120是发生于介于与第一接头TPl上升边缘1140对应的第一延迟阈值和与第二接头TP2上升边缘1150对应的第二延迟阈值之间的时间区间Wl之内。因此，在时间t2，第一接头TPl是逻辑高电平而第二接头TP2是逻辑低电平。其结果是，第一储存电路615的输出FYl于时间t2的上升边缘1160之后转变为逻辑高电平，而第二储存电路625的输出FY2仍保持在逻辑低电平。
[0114]在图7的真值表中所示的一个范例，当FYl在逻辑高电平而FY2在逻辑低电平时，输出缓冲器的驱动能力并不需要被增加或减少。因此，此方法可以产生具有第一值的控制信号以指示输出缓冲器的驱动能力并不需要被增加或减少。举例而言，此控制信号中可以包含向左偏移信号SL及向右偏移信号SR,如同图9所描述的。第一值可以向左偏移信号SL及向右偏移信号SR中并没有脉冲来代表。
[0115]如图12所示，第一时序信号TSl相对于第二时序信号TS2是发生在早于与第一接头TPl上升边缘1140对应的第一延迟阈值。因此，在时间t2，第一接头TPl是逻辑低电平而第二接头TP2是逻辑低电平。其结果是，于时间t2时第一储存电路615的输出FYl和第二储存电路625的输出FY2皆保持在逻辑低电平。
[0116]在图7的真值表中所示的一个范例，当FYl和FY2两者皆在逻辑低电平时，输出缓冲器的驱动能力需要被增加。因此，此方法可以产生具有第二值的控制信号以指示输出缓冲器的驱动能力需要被增加。举例而言，第二值可以向左偏移信号SL具有脉冲而向右偏移信号SR中并没有脉冲来代表。
[0117]如图13所示，第一时序信号TSl相对于第二时序信号TS2是发生在晚于与第二接头TP2上升边缘1150对应的第二延迟阈值。因此，在时间t2，第一接头TPl是逻辑高电平而第二接头TP2是逻辑高电平。其结果是，于时间t2时，第一储存电路615的输出FYl和第二储存电路625的输出FY2分别在上升边缘1160和上升边缘1170是在逻辑高电平。
[0118]在图7的真值表中所示的一个范例，当FYl和FY2两者皆在逻辑高电平时，输出缓冲器的驱动能力需要被减少。因此，此方法可以产生具有第三值的控制信号以指示输出缓冲器的驱动能力需要被减少。举例而言，第三值可以代表向左偏移信号SL和向右偏移信号SR中皆具有脉冲来代表。
[0119]此方法也包括决定在多个时间区间中的一时间区间其中第一时序信号相对于第二时序信号是在何时发生，且响应所决定的时间区间产生控制信号。举例而言，第一时间区间可以通过图8中第二缓冲电路820的延迟定义，而第二时间区间可以通过图8中第一缓冲电路810、第二缓冲电路820和第三缓冲电路830的整体延迟定义。此方法也包括响应第一时间区间、或是第二时间区间或是两者产生控制信号。
[0120]此方法也包括使用与第一时序信号和第二时序信号之一耦接的延迟线，而且具有与多个时间区间对应的多个接头，以及使用多个接头产生控制信号。举例而言，延迟线880与第二时序信号TS2耦接，且具有多个接头TP1、TP2、TP3和ΤΡ4，如图8所示。介于TPl和ΤΡ2之间的延迟与第一时序区间对应，而介于ΤΡ3和ΤΡ4之间的延迟与第二时序区间对应。
[0121]这些输出缓出器包括多个并联的输出驱动器的方法中可以使用控制信号致能与失能所选取输出驱动器来调整此输出缓冲器的驱动能力。如图9中所示，输出缓出器260包括多个并联的输出驱动器960，例如驱动器961、962、963和964。此方法可以使用包含向左偏移信号SL及向右偏移信号SR的控制信号CTRL，致能与失能所选取输出驱动器来调整此输出缓冲器的驱动能力。
[0122]这些输出缓冲器于包括写入终端组态为将电路连接至集成电路200之外的集成电路之上的方法，可以提出输出缓冲器的输出至此写入终端。如图10中所示，此集成电路200包括与例如是输出缓冲器260耦接的存储阵列1020。输出缓冲器260是位于包括写入终端1080组态为将电路连接至集成电路200之外的集成电路200之上。此方法可以提出输出缓冲器260的输出至此写入终端1080。
[0123]此方法可以包括使用由控制电路300所产生的控制信号来调整此多个输出缓冲器中一个以上输出缓冲器的驱动能力，而控制多个包含此输出缓冲器的输出缓冲器。这些控制信号是由控制电路产生以控制多个输出缓冲器。其中控制电路和多个输出缓冲器之间的对应关系可以是一对一或一对多。如图2A中所示，一个控制电路300是与一个输出缓冲器260耦接。一般而言，一个控制电路300可以与一个或多个输出缓冲器260耦接。进一步而言，集成电路中可以包含多个控制电路，而每一个控制电路与一个或多个输出缓冲器耦接。一个控制电路与输出缓冲器耦接的数目可以与另一个控制电路与输出缓冲器耦接的数目是不同的。
[0124]本发明的较佳实施例与范例详细揭露如上，但应了解为上述范例仅作为范例，非用以限制专利的范围。就熟知技艺之人而言，自可轻易依据随附权利要求范围对相关技术进行修改与组合。
【权利要求】
1.一种集成电路，包含: 一输出缓冲器，具有一信号输入、一信号输出及一组控制输入，该输出缓冲器具有输出缓冲延迟，且响应施加至该组控制输入的多个控制信号而调整其驱动能力；以及 一控制电路，与该输出缓冲器的该组控制输入连接，该控制电路使用第一及第二时序信号产生该多个控制信号，且包括一参考延迟电路，该参考延迟电路产生具有参考延迟的该第一时序信号，及一延迟仿真电路，该延迟仿真电路产生具有延迟仿真的该第二时序信号，该延迟仿真与该输出缓冲延迟相关。
2.根据权利要求1所述的集成电路，其中: 该参考延迟电路响应一参考信号以产生该具有参考延迟的该第一时序信号，且其中该参考延迟电路对工艺边界、电压、温度(PVT)条件的至少一者不敏感； 该延迟仿真电路响应其输入的该参考信号以在其输出产生该具有延迟模拟的该第二时序信号，且其中该仿真延迟与根据该工艺边界、电压、温度(PVT)条件的至少一者在该输出缓冲延迟所产生的改变对应。
3.根据权利要求1所述的集成电路,其中 该控制信号具有第一值，假如该第一时序信号相对于该第二时序信号是发生在介于一第一延迟阈值与一第二延迟阈值间的第一时间区间内， 该控制信号具有第二 值，假如该第一时序信号相对于该第二时序信号是发生在早于该第一延迟阈值， 该控制信号具有第三值，假如该第一时序信号相对于该第二时序信号是发生在晚于该第二延迟阈值。
4.根据权利要求3所述的集成电路，其中该控制电路包括: 一延迟线，具有一输入与该延迟仿真电路耦接，且具有一第一接头与该第一延迟阈值对应及一第二接头与该第二延迟阈值对应；以及 逻辑与该延迟线的该第一接头及该第二接头耦接，且与该参考延迟电路耦接，该逻辑产生该控制信号。
5.根据权利要求4所述的集成电路，其中该逻辑包括: 一第一储存电路，具有一时钟输入终端与该参考延迟电路电性耦接以接收该第一时序信号，一数据输入终端与该延迟线的该第一接头电性耦接、及具有一输出终端； 一第二储存电路，具有一时钟输入终端与该参考延迟电路电性耦接以接收该第一时序信号，一数据输入终端与该延迟线的该第二接头电性耦接、及具有一输出终端；以及 一译码器与该第一储存电路和该第二储存电路的该输出耦接以产生该控制信号。
6.根据权利要求1所述的集成电路，其中该控制电路指示该多个时间区间中的一时间区间内的该第一时序信号相对于该第二时序信号发生的时间，且该逻辑响应该所指示的时间区间而产生该控制信号。
7.根据权利要求6所述的集成电路，其中该控制电路包括: 一延迟线，具有一输入与该延迟仿真电路耦接，且具有多个接头与该多个时间区间对应；以及 逻辑与该延迟线的该多个接头耦接，且与该参考延迟电路耦接，该逻辑产生该控制信号。
8.根据权利要求1所述的集成电路，其中该输出缓冲器包含多个并联的输出驱动器，且该控制信号致能及失能所选取的输出驱动器调整该输出缓出器的驱动能力。
9.根据权利要求1所述的集成电路，包括一写入终端，该写入终端组态为将电路连接至该集成电路之外，且其中该输出缓冲器的该输出与该写入终端连接。
10.根据权利要求1所述的集成电路，包括多个输出缓冲器，其包括响应该控制信号而调整该其驱动能力的该输出缓冲器，其中该控制信号被施加至该多个输出缓冲器中超过一个以上的该输出缓冲器上的该组控制输入。
11.一种控制一输出缓冲器的方法，其中该输出缓冲器具有输出缓冲延迟，包括: 产生一第一时序信号，该第一时序信号具有一参考延迟； 产生一第二时序信号，该第二时序信号具有与该输出缓冲延迟相关的延迟模拟；以及 响应该第一时序信号及该第二时序信号而调整该输出缓出器的驱动能力。
12.根据权利要求11所述的方法，包括: 使用一参考延迟电路响应一参考信号以产生该第一时序信号，且其中该参考延迟电路对工艺边界、电压、温度(PVT)条件的至少一者不敏感；以及 使用一延迟仿真电路响应该参考信号以产生该第二时序信号，且其中该仿真延迟与根据该工艺边界、电压、温度(PVT)条件的至少一者在该输出缓冲延迟所产生的改变对应。
13.根据权利要求11所述的方法，更包括:· 产生控制信号以响应该第一时序信号及该第二时序信号，且使用该控制信号来调整该输出缓出器的驱动能力，其中该控制信号具有 一第一值，假如该第一时序信号相对于该第二时序信号是发生在介于一第一延迟阈值与一第二延迟阈值间的第一时间区间内； 一第二值，假如该第一时序信号相对于该第二时序信号是发生在早于该第一延迟阈值； 一第三值，假如该第一时序信号相对于该第二时序信号是发生在晚于该第二延迟阈值。
14.根据权利要求13所述的方法，更包括: 使用一延迟线，该延迟线与该第一时序信号和该第二时序信号之一耦接，该延迟线具有一第一接头与该第一延迟阈值对应及一第二接头与该第二延迟阈值对应，以及使用该延迟线的该第一接头及该第二接头产生该控制信号。
15.根据权利要求14所述的方法，更包括: 使用该第一时序信号提供频率至一第一储存电路，该第一储存电路具有一数据输入终端以接收该延迟线的该第一接头； 使用该第二时序信号提供频率至一第二储存电路，该第二储存电路具有一数据输入终端以接收该延迟线的该第二接头；以及 使用该第一储存电路和该第二储存电路的该输出产生该控制信号。
16.根据权利要求11所述的方法，更包括: 决定多个时间区间中的一时间区间内的该第一时序信号相对于该第二时序信号发生的时间，且响应该所指示的时间区间而产生该控制信号。
17.根据权利要求16所述的方法，更包括:使用一延迟线与该第一时序信号和该第二时序信号之一耦接；以及 使用该延迟线的该多个接头产生该控制信号。
18.根据权利要求11所述的方法，其中该输出缓冲器包含多个并联的输出驱动器，且使用该控制信号致能及失能所选取的输出驱动器调整该输出缓出器的驱动能力。
19.根据权利要求11所述的方法，其中该输出缓冲器是于一集成电路中，该集成电路包括一写入终端组态为将电路连接至该集成电路之外，且提供该输出缓冲器的该输出至该写入终端。
20.根据权利要求13所述的方法，包括控制多个包含该输出缓冲器的出缓冲器，使用该控制信号而调整该多个输出缓冲器中超过一个以上的该输出缓冲器上的驱动能力。
【文档编号】H03K19/0175GK103595394SQ201210286482
【公开日】2014年2月19日 申请日期:2012年8月13日 优先权日:2012年8月13日
【发明者】庄育盟, 洪俊雄, 张坤龙, 陈耕晖 申请人:旺宏电子股份有限公司