专利名称：具有主动输出阻抗匹配的缓冲器的制作方法
技术领域：
本发明涉及电子电路设计，且明确地说，涉及具有主动输出阻抗匹配的电压缓冲器的设计。
背景技术：
在电子电路设计的技术中，提供缓冲器以使输入信号(例如，输入电压)能够有效地驱动负载。缓冲器可用作(例如)模拟及数字应用(例如视频、音频、串行二进制数据等)的驱动器。缓冲器设计的目标包括最小化缓冲器自身的电力消耗，以及通过最小化归因于阻抗失配的来自负载的反射来将电力有效地传递到所述负载。因为所使用的低供应电压可能负面地影响缓冲器输出与负载之间的线性及阻抗匹配，所以在亚微米CMOS工艺中的缓冲器设计呈现额外挑战。将需要提供用于设计缓冲器的技术，所述缓冲器能够以通常在亚微米CMOS工艺中出现的低供应电压进行工作，且进一步具有主动输出阻抗匹配能力以优化去往广泛范围的负载的电力传递。
发明内容
图1说明使用缓冲器的示范性系统。图2A说明包括缓冲器的现有技术实施方案的系统。图2B说明包括缓冲器的另一现有技术实施方案的系统。图2C说明包括缓冲器的现有技术实施方案的系统，所述缓冲器是基于图2B中所描述的缓冲器。图3说明包括根据本发明的缓冲器的示范性实施例的系统。图4说明包括缓冲器的示范性实施例的系统，所述缓冲器具有用于使缓冲器的输出阻抗与负载匹配的调谐模块。图4A说明具有可变大小的共源极晶体管及可变大小的共源共栅晶体管的缓冲器的操作。图5说明用于校准图4中所描述的缓冲器的输出电阻以使Vl与Vout相等的系统的示范性实施例。图6说明根据本发明的校准并操作图5中所展示的缓冲器的示范性方法。图7说明根据本发明的用于使用输入电压来驱动负载的方法的示范性实施例。
具体实施例方式下文中参看附图更全面地描述本发明的各种方面。然而，本发明可以许多不同形式来体现，且不应被解释为限于遍及本发明所呈现的任何特定结构或功能。而是，提供这些方面以使得本发明将为透彻及完整的，且将完整地将本发明的范围传达给所属领域的技术人员。基于本文中的教示，所属领域的技术人员应了解，本发明的范围既定涵盖本文中所揭示的本发明的任何方面，无论其独立于本发明的任何其它方面实施还是与本发明的任何其它方面组合实施。举例来说，使用本文中所阐述的任何数目的方面，可实施设备或可实践方法。另外，本发明的范围既定涵盖使用除了本文中所阐述的本发明的各种方面以外或不同于本文中所阐述的本发明的各种方面的其它结构、功能性或结构及功能性来实践的此类设备或方法。应理解，本文中所揭示的本发明的任何方面可通过技术方案的一个或一个以上元素来体现。下文中结合附图所阐述的具体实施方式
既定作为本发明的示范性方面的描述，且不希望表示可实践本发明的仅有示范性方面。遍及此描述所使用的术语“示范性”意指“充当实例、例子或说明”，且不必解释为比其它示范性方面优选或有利。
具体实施方式
出于提供对本发明的示范性方面的透彻理解的目的而包括特定细节。所属领域的技术人员将显而易见的是，可在没有这些特定细节的情况下实践本发明的示范性方面。在一些例子中，以框图形式来展示众所周知的结构及装置，以免混淆本文中所呈现的示范性方面的新颖性。图1说明使用缓冲器110的示范性系统100。在图1中，电压源101产生待传递到具有阻抗\的负载120的信号电压Vin。注意，为了简单起见，负载120在本文中可仅由其实数(电阻)部分&来表示。所属领域的技术人员将了解，可容易地将所述论述应用于具有虚数部分以及实数部分的负载120，S卩，&可为复数。在图1中，Vin耦合到缓冲器110，所述缓冲器110缓冲Vin且在负载120处产生与Vin有关的电压Vout。缓冲器110经理想地设计以将恰当的电流驱动提供到负载120以便支持电压Vout，以及提供阻抗匹配以最小化来自负载120的反射。图2A说明包括缓冲器110的现有技术实施方案110. 1的系统200A。缓冲器110. 1 仅包括串联电阻210A (或，其与负载120匹配以最小化来自负载120的反射且优化去往负载120的电力传送。举例来说，所述串联电阻&可等于预期负载电阻&。所属领域的技术人员将了解，缓冲器110. 1的限制为归因于与&串联的&的电阻性分压，因此输入电压 Vin将跨&下降一半。此情形不当地浪费电力，且进一步需要Vin为输出电压Vout的至少两倍，这在非常重视电压摆动(或“净空高度”)的低压应用中为不当的。图2B说明包括缓冲器110的另一现有技术实施方案110.2的系统200B。可在(例如)诺塔(Nauta)等人的“具有自适应阻抗匹配的模拟线驱动器(Analog Line Driver with Adaptive Impedance Matching)，，(IEEE 固态电路杂志(IEEE Journal of Solid-State Circuits)，第1992到1998页(1998年12月))中找到现有技术缓冲器110. 2 及110.3(稍后在本文中论述)的详细描述。缓冲器110. 2包括具有跨导gml的第一跨导放大器221B及具有跨导gm2的第二跨导放大器222B。gml及gm2的值由控制电压Vcontrol 控制。第一跨导放大器221B及第ニ跨导放大器222B的输出耦合在一起以产生负载120的 输出电压Vout。所属领域的技术人员将了解，通过设定gml及gm2等于共同跨导gm，可如下表达缓 冲器110. 2的増益及输出电阻Rout
权利要求
1.一种用于使用输入电压驱动负载的方法，所述方法包含分别将第一及第二共源极晶体管的漏极电压耦合到第一及第二共源共栅晶体管； 将所述第一共源共栅晶体管的漏极电压耦合到第一电阻器；将所述第二共源共栅晶体管的漏极电压耦合到所述负载，所述第一电阻器具有比所述负载的标称电阻大η倍的标称电阻；使用第二电阻器将所述第一共源共栅晶体管的所述漏极电压耦合到所述第二共源共栅晶体管的所述漏极电压，所述第二电阻器具有比所述负载的所述标称电阻大(η+1)倍的标称电阻；调整所述第一共源极晶体管的栅极电压以使所述第一共源共栅晶体管的所述漏极电压与所述输入电压之间的差最小化；及将所述第一共源极晶体管的所述栅极电压耦合到所述第二共源极晶体管的栅极电压。
2.根据权利要求1所述的方法，所述第二共源极晶体管具有比所述第一共源极晶体管大η倍的宽长比W/L，所述第二共源共栅晶体管具有比所述第一共源共栅晶体管大η倍的宽长比W/L。
3.根据权利要求1所述的方法，所述调整所述第一共源极晶体管的所述栅极电压包含将所述第一共源共栅晶体管的所述漏极电压耦合到第一高增益放大器的正输入端子；将所述输入电压耦合到所述第一高增益放大器的负输入端子；及将所述第一高增益放大器的输出电流耦合到所述第一共源极晶体管的栅极。
4.根据权利要求3所述的方法，所述第一高增益放大器包含第一运算跨导放大器0ΤΑ。
5.根据权利要求1所述的方法，其进一步包含调整所述第一共源共栅晶体管的栅极电压以使所述第一与第二共源极晶体管的所述漏极电压之间的差最小化。
6.根据权利要求5所述的方法，所述调整所述第一共源共栅晶体管的所述栅极电压包含将所述第一共源极晶体管的所述漏极电压耦合到第二运算跨导放大器OTA的负输入端子；将所述第二共源极晶体管的所述漏极电压耦合到所述第二 OTA的正输入端子；及将所述第二 OTA的输出电流耦合到所述第一共源共栅晶体管的栅极。
7.根据权利要求1所述的方法，其进一步包含在校准阶段期间调整所述第一共源极晶体管的所述栅极电压以使所述第一共源共栅晶体管的所述漏极电压与DC调谐电压之间的差最小化；分别相对于所述第一共源极晶体管及所述第一共源共栅晶体管的所述W/L在从最小 W/L到最大W/L的范围上离散地增大可变大小的共源极晶体管及可变大小的共源共栅晶体管的W/L，所述可变大小的共源极晶体管及所述可变大小的共源共栅晶体管与所述第二共源极晶体管及所述第二共源共栅晶体管并联地耦合到所述负载；及针对所述可变大小的共源极晶体管及所述可变大小的共源共栅晶体管的每一离散W/L 监视所述第一与第二共源共栅晶体管的所述漏极电压之间的差；所述方法进一步包含对应于所述第一与第二共源共栅晶体管的所述漏极电压之间的最小差来设定所述可变大小的共源极晶体管及所述可变大小的共源共栅晶体管的所述W/L。
8.根据权利要求7所述的方法，所述可变大小的共源极晶体管及所述可变大小的共源共栅晶体管各自包含多个分支晶体管，所述离散地增大包含选择性地将所述第一共源极晶体管的所述栅极电压耦合到对应于所述可变大小的共源极晶体管的所述多个分支晶体管的至少一部分。
9.根据权利要求8所述的方法，所述多个分支晶体管包含具有经二进制加权的W/L的晶体管。
10.根据权利要求8所述的方法，所述多个分支晶体管包含单位W/L的晶体管。
11.一种设备，其包含第一及第二共源极晶体管；第一及第二共源共栅晶体管，其分别耦合到所述第一及第二共源极晶体管； 第一电阻器，其耦合到所述第一共源共栅晶体管的漏极，所述第一电阻器具有比负载的标称电阻大η倍的标称电阻；第二电阻器，其将所述第一共源共栅晶体管的所述漏极耦合到所述第二共源共栅晶体管的漏极，所述第二电阻器具有比所述负载的所述标称电阻大(η+1)倍的标称电阻；及第一高增益放大器，其包含正及负输入端子以及输出端子，输入电压耦合到所述负输入端子，所述第一共源共栅晶体管的漏极电压耦合到所述正输入端子，所述输出端子耦合到所述第一及第二共源极晶体管的栅极电压。
12.根据权利要求11所述的设备，所述第二共源极晶体管具有比所述第一共源极晶体管大η倍的宽长比W/L，所述第二共源共栅晶体管具有比所述第一共源共栅晶体管大η倍的宽长比W/L。
13.根据权利要求11所述的设备，所述第一高增益放大器包含第一运算跨导放大器OTA。
14.根据权利要求11所述的设备，其进一步包含第二高增益放大器，其包含正及负输入端子以及输出端子，所述第一及第二共源极晶体管的漏极电压分别耦合到所述第二高增益放大器的所述负及正输入端子，所述第一共源共栅晶体管的栅极电压耦合到所述第二高增益放大器的所述输出端子。
15.根据权利要求14所述的设备，所述第二高增益放大器包含第二运算跨导放大器OTA。
16.根据权利要求11所述的设备，其进一步包含调谐模块，所述调谐模块包含 多路复用器，其耦合到所述第一高增益放大器的所述负输入端子，所述多路复用器经配置以在DC调谐电压与所述输入电压之间进行选择；及可变大小的共源极晶体管，其耦合到可变大小的共源共栅晶体管，所述可变大小的共源极晶体管及所述可变大小的共源共栅晶体管耦合到所述第二共源共栅晶体管的所述漏极；所述设备进一步包含 校准控制模块；及误差放大器，其包含正及负输入端子以及输出端子，所述第一共源共栅晶体管的所述漏极电压及所述第二共源共栅晶体管的漏极电压耦合到所述误差放大器的所述输入端子，所述误差放大器的所述输出端子耦合到所述校准控制模块，所述校准模块经配置以产生用于所述多路复用器的控制信号及用以控制所述可变大小的共源极晶体管及所述可变大小的共源共栅晶体管的大小的至少一个控制信号。
17.根据权利要求16所述的设备，所述校准控制模块经配置以在校准阶段期间控制所述多路复用器以选择所述DC调谐电压；分别相对于所述第一共源极晶体管及所述第一共源共栅晶体管的所述W/L在从最小 W/L到最大W/L的范围上离散地增大所述可变大小的共源极晶体管及所述可变大小的共源共栅晶体管的W/L;且监视所述误差放大器的输出；所述校准控制模块进一步经配置以对应于所述第一与第二共源共栅晶体管的所述漏极电压之间的最小差来设定所述可变大小的共源极晶体管及所述可变大小的共源共栅晶体管的所述W/L。
18.根据权利要求16所述的设备，所述可变大小的共源极晶体管及所述可变大小的共源共栅晶体管各自包含多个分支晶体管，由所述校准控制模块产生的所述至少一个控制信号经配置以选择性地将所述第一共源极晶体管的所述栅极电压耦合到对应于所述可变大小的共源极晶体管的所述多个分支晶体管的至少一部分。
19.根据权利要求8所述的设备，所述多个分支晶体管包含具有经二进制加权的W/L的晶体管。
20.根据权利要求8所述的设备，所述多个分支晶体管包含单位W/L的晶体管。
21.一种设备，其包含用于使用输入电压驱动负载的装置，所述装置包含耦合到第一及第二共源极晶体管的第一及第二共源共栅晶体管。
22.根据权利要求21所述的设备，其进一步包含用于改变所述第二共源极晶体管及所述第二共源共栅晶体管的有效宽长比W/L的装置。
23.根据权利要求21所述的设备，其进一步包含用于校准所述用于驱动负载的装置的输出阻抗的装置。
全文摘要
本发明提供用于设计缓冲器(310)的技术，所述缓冲器(310)能够以低供应电压进行工作，且具有主动输出阻抗匹配能力以优化去往广泛范围的负载的电力传递。在示范性实施例中，在缓冲器架构中提供共源共栅晶体管(333、334)，所述缓冲器架构使用具有不等宽长比W/L的共源极晶体管(331、332)及与负载(120)具有对应固定比率的电阻(340、350)。可动态地偏置所述共源共栅晶体管中的至少一者(333)以使所述共源极晶体管(331、332)的漏极电压之间的差最小化。在另一示范性实施例中，可通过选择性地启用一组调谐晶体管来主动地调谐所述缓冲器的输出阻抗，所述调谐晶体管与所述负载并联耦合。本发明描述用于提供校准模式及操作模式的其它技术。
文档编号H03F1/22GK102439849SQ201080022349
公开日2012年5月2日 申请日期2010年5月21日 优先权日2009年5月21日
发明者沙欣·梅海丁扎德·塔莱依, 简·保罗·范德瓦格特 申请人:高通股份有限公司