一种高功率的边缘控制输出缓冲器的制造方法

一种高功率的边缘控制输出缓冲器的制造方法
【专利摘要】一种高功率的边缘控制输出缓冲器，通过将输出电压变化率耦合为另一个速率，其中，内部产生的固定电流为一个固定电容充电，从而实现输出的边沿速率的减慢。通过在下拉电路中使用MOS和双极型晶体管，本实用新型能够确保高的电流容量——独立的负载——同时最大限度地减少输出电容和电源消耗。除了控制其输出信号的主边缘率，本实用新型的缓冲器引入电流源的顺序转换和接收器，从而使转换的开始和结束中另外的陡峭的变化变得圆滑。
【专利说明】一种高功率的边缘控制输出缓冲器【技术领域】:
[0001]本发明涉及输出缓冲电路。特别是，它涉及到输出缓冲电路的电流源和电流吸收边缘速率控制。更具体地说，它涉及带有边缘控制的缓冲器，其足以显著地提高数据的传输速度，对于缓冲器的电流源逻辑/吸收的节点，其适用于广范围的传输线(总线)阻抗。特别地，本发明产生一个高电流容量且边沿速率控制的输出缓冲器，它将边沿速率保持在一个狭窄的时间范围之内且与总线负载无关。此外，本发明完成了边沿控制以及很少或没有增加输出电容或负载的依赖性，且在功耗、串扰和电磁干扰上与可比的电流容量且缺乏边缘速率控制的输出缓冲电路相比较有了明显的减少。最特别的是，本发明涉及的TTL兼容的输出缓冲电路借助于电流容量能够驱动总线至逻辑高和逻辑低电平，从而在广范围的总线阻抗上确保有“入射波交换”且具有非常良好的输出电容、功耗和噪声。
【背景技术】:
[0002]现有技术包括缺乏边缘速率控制的TTL兼容的输出缓冲器。缺乏这种控制的缓冲器在他们的电流源逻辑/吸收输出节点处可以影响H到L和L到H转换，与确定缓冲器输入和缓冲器输出之间整个传播时间的其他因素相比，其是很短的。事实上，在这个意义上，这些转换太快就会给高效的数据传输带来各种不利效果，影响包括电磁干扰(EMI)、电路之间的“串扰”以及输出振铃。由于非常短暂的^1? L转换时间的这些后果，越来越窄的规格和形成的标准设置范围狭窄的“窗口”，其中缓冲器的输出边缘速率上升和下降必须在总线阻抗的指定范围内下降。此外，这些边缘速率规格必须满足在整个工作温度范围内一通常，-55°C至+125°C——面对电源波动必须稳定。
[0003]问题的解决方案涉及转换时间的一个简单延长，例如，在输出节点上引入更多的电容，其被排除，因为这 样做使得在某些常用的负载条件的存在下容易出现超长转换缓冲器。事实上，一旦电路被引入到延长的转换时间，之前所显示的对输出负载的依赖性，边缘率将不显示。因此，对于实现控制的边缘速率，任何设计的变更还必须解决负载依赖的问题。换句话说，输出节点处的一个延长的过渡时间的任何实现必须在这些延长的时间处提供一个高电流容量，特别是对于H到L移位。可以通过简单的安装较大的无法工作的输出晶体管来解决这方面的设计问题。MOS下拉晶体管，确保高电流容量达到规定的温度范围的最大值，其需要非常大的晶体管以及非常大的电容。各个输出节点的大电容连接到总线装置上，其需要一个更高的下拉电流等等。双极下拉晶体管，另一方面，下拉电路必须在室温下提供一个非常高的电流容量，在温度范围的最低值处，满足电流容量的需求，其中双极型晶体管的电流容量明显下降。由于双极型晶体管上的功耗与电流成比例，满足更严格的边缘速率规格且双极下拉晶体管需要一个与设计的越来越密集封装的集成电路不一致的功耗。
[0004]因此，我们需要的是一个TTL兼容的输出缓冲器，采用肯定的边缘速率控制，从而使转换波形在狭窄的范围内进行，越过很宽的负载阻抗范围，特别是减缓过渡时间同时保持足够的负载独立的控制。也需要这样的缓冲满足这些条件:从_55°C到+125°C很宽的温度范围，这样做使缓冲器的输出电容或功率损耗没有增加。同样是面对电源电压波动确保边缘速率恒定。最后，所需要的是一个缓冲器的设计来确保这些特性的维持与正常的制造过程中的变化无关。

【发明内容】
:
[0005]本发明通过将输出电压变化率耦合为另一个速率，其中，内部产生的固定电流为一个固定电容充电，从而实现输出的边沿速率的减慢。通过在下拉电路中使用MOS和双极型晶体管，本发明能够确保高的电流容量一独立的负载——同时最大限度地减少输出电容和电源消耗。除了控制其输出信号的主边缘率，本发明的缓冲器引入电流源的顺序转换和接收器，从而使转换的开始和结束中另外的陡峭的变化变得圆滑。
[0006]本发明的技术解决方案:
[0007]由于本发明涉及在其有源模式中缓冲器是如何影响输出转换响应输入转换，在描述本发明时，发现在三态输出缓冲器的使能电路分配是可能且可取的。在本章节中，双态缓冲器适用于说明目的，其可以被看作“已启用”三态缓冲器电路。该讨论将分别处理到上拉和下拉级，以便进一步阐明电路。当然应该理解，在实践中分开的上拉和下拉级将和一个单一的输入和单一的输出连接在一起。
[0008]边缘控制上拉级
[0009]主要边缘速率控制的负担满足减缓上拉级。不管输入转换的速度，在输出到总线的L到H转变必须以测得的速率顺利开始和继续，独立于总线的特性。否则，可能在耦合到总线上的其他电路的工作中会出现不利的振铃。
[0010]图1显示了结合本发明的电路的基本版本的一个简化的双态缓冲器电路，其涉及到上拉控制。可以看出，在缓冲器工作中的电流源逻辑的相位中，具有标准达林顿对的双极型二极管Q24和Q22将电流供给到Vrat (并从那里到总线)。这里的利益是以何种方式将缓冲输出连接从逻辑低变化到逻辑高，也就是说，上升沿波形的形状。这种转变可以看作是分级电压在三部分中的增加:一开始，在达林顿对接通期间；中间，在基本上所有的输出电压的变化出现期间；最后，在上升沿斜率超过在Vwt处维持逻辑高电压所需的电流源逻辑期间。与此相关的是上拉电路如何关闭——或者只是之前——下拉电路如何接通。
[0011]继续参考图1，可以看出，输入级是一个简单的反相器Iin。此反相器级的输出连接到开关Swl的边缘控制级的组成部分，一个电流发生器GENl和一个电容元件C，其由GENl通过两个串联耦合的二极管充电。该电路的输出部分是达林顿对Q24和Q22。
[0012]当该电路的输入电压Vin从逻辑低变化为逻辑高时，反相器Iin的输出发生变化——在延迟T之后——从逻辑高到逻辑低。开关Swl，在Vin为逻辑低电平时隔开，这样它通过反相器Iin的输出的变化被立即打开。该电流发生器GENl用已知的技术构成，一旦开关Swl接通，其可以提供一种独特的电流II。这个电流Il适用于大多数情况下的恒定电流。通过设计，在本发明中，二极管DlOO和D200的交界处有类似于形成达林顿对Q24和Q22晶体管的基极-发射极结的伏安特性。如果是这样的话，那么电流Il在电容元件C开始充电之前接通达林顿对的两个元件。(也就是说，只有当电流Il引起的上升电压达到2Vbe——其中Vbe是一个正向偏置的二极管或基极-发射极结两端的压降，假定在该电路中所有的双极型晶体管都相同——电流将流动通过DlOO和D200，最后映射到C)。当由Il驱动时，与双极型晶体管关联的低寄生电容确保达林顿对将非常快地达到接通电压。一旦电流开始流经DlOO和D200给C充电，第一达林顿晶体管Q24的基极电压Vnm将以受控电流Il所确定的速率(很慢)进行线性变化。即dVND1/dt = I1/C (I)
[0013]在这个表达式中，C是电容器C的电容的大小。在任何给定的时间内，通过设计，Q24的基极电压的幅度结果等于电容器C上的电压加上两个二极管DlOO和D200上的压降2Vbe。或者说，L到H输入转换第一次出现时，第一达林顿晶体管的基极将基本上是在低电位电源电极GND的电压，其由放电晶体管QN90上拉。因此，电压Vndi的集聚将从地面开始并非常迅速的达到2Vbe。在这一点上，Q24的基极电压的上升与速率紧密相关，其中，由GENl产生的恒定电流为电容C充电。注意标准的达林顿的排版，一旦达林顿对的两个晶体管都进行时，缓冲器输出Vwt处的电压跟踪该达林顿的第一晶体管的基极电压Vndi ;它只是下降到2Vbe。因此，
[0014]Vout = V-2VBE (2)
[0015]dV0Ut/dt = dVmi/dt = Ilc/C (3)
[0016]这意味着该目标已经实现。通过允许一个固定电容器充固定的电流，此电路可以使上升沿的中央部分有固定的斜率。(事实上，输出电压Vwt上的电压接近VCC-2VBE时，它是否会脱离固定斜率并不重要；重要的是，转换的中央部分受到控制)。
[0017]当输入电压从逻辑高变化到逻辑低，从而终止电流源逻辑，上拉晶体管的放电是通过放电晶体管QN90和QN9进行的。在同一时间，电容元件C上的电压通过晶体管QNl直接放电。
[0018]图2示出了本发明的上拉电路，其带有一个显式的切换机构——即，一个开关晶体管QP20——用电容元件处理电路中部分的变化。其显示单一电容元件拆分成两个元件，通过不同的分支进行充电，二极管DlOO和D200由二极管接线的晶体管QlOO和Q200代替(作为确保这些二极管的特性之间的相似性和达林顿晶体管的基极-发射极结的一种方法)。最初的一输入电压Vin使L到H转变的瞬间一电容器Cl和C2的两端不会有电压降，在输入电压为逻辑低期间它们通过晶体管QNl和QN2各自已被上拉到GND。
[0019]由于分叉电容值的布置，在Q24的基极电压将迅速(不由电容加载)的最大限度的上升到VBE。在这一点上的二极管接线的晶体管QlOO开始导通，电压的进一步上升将由充电电容C2限制。因此，在其开始迅速上升到Vbe之后，Q24基极的电压线性增加，其根据
[0020]dVmi/dt = I1/C2 (4)
[0021]等到C2开始充电时，充电电流将达到其固定条件。当第一达林顿晶体管的基极增加的电压Vnm达到2Vbe时，电流开始流过Q200，VND1的分布式充电现通过电容器Cl和C2装载。这意味着从这点开始，直到电压接近V。。,达林顿输入节点上的电压Vndi的变化为
[0022]dVmi/dt = I1/(C2+C1) (5)
[0023]达林顿对调整输出电压Vrat从而确保Vrat以同样的速度上升，即，dVm/dt = 11/(C2+C1) (6)
[0024]一旦Q24的基极节点处的电压已达到2Vbe。这将导致边沿速率在很大程度上与负载无关。通过适当的设计电流发生器来建立电流Ii的输出边沿速率一即，转换率一也可以在很大程度上独立于电源电压和工作温度的变化。
[0025]为完成本发明的边缘控制的上拉级的一般性讨论，应当指出的是，图2还示出:当输入电压Vin变回为逻辑低，所提供的电路元件将阻止电流源逻辑，即，H到L转换。结果是反相器Iin的逻辑高电平输出导致晶体管QP20关闭，中断达林顿输入节点的充电。在同一时间，该逻辑高电平信号使QN90导通，有效地将达林顿输入节点拉到接地。达林顿输出晶体管Q22通过QN9单独放电，也通过CMOS反相器的逻辑高输出导通。同时，电容器Cl和C2分别通过晶体管QN2和QNl放电。
[0026]边缘控制下拉级
[0027]图3中所示的是本发明的下拉级的实质。除了下降沿速率控制以外，这种方法将提供给传播延迟的主动控制。对于负载电容的任何给定电容，与现有技术相比，该电路还提供更高的电流吸收能力。最后，对于电流吸收的任何给定的电平，在与现有技术相比，这样的设计需要较低的功率损耗。(说明这个电路的比值1lZIccl比现有技术的比例更高。)随着刚刚开始的上拉电路，这个新的下拉边缘速率控制电路采用相同的基本方法，即:固定电流给确定电容充电。然而，在下拉电路的实例中，电容是一个或多个MOS晶体管的寄生电容。对于上拉电路，调节电流流动是使用一个开关开启和关闭，在这种情况下，Sff2耦合到输入。和以前也一样，多种已知技术可用于执行一个开关Sw2,其具有下面的隐含定义的属性。
[0028]继续参考图3，考虑在Vin上的输入电压进行H — L转换。这将打开开关SW2，并从电流发生器GEN2中开始一个恒定的控制电流12。这将致使QN35的栅极节点上的电压Ve35在固定比例上改变:
[0029]dVG35/dt = I2/C35 (7)
[0030]其中C35是与晶体管QN35的栅极节点相关联的寄生电容，第一 MOS下拉晶体管。一旦栅极电压Ve35达到QN35的导通阈值，该晶体管导通并开始从缓冲器的输出节点Vrat吸收电流。这种电流的逐渐开始的过程进一步由第二MOS下拉晶体管QN45实施，其原因是延迟二极管D25在QN35实施之后开始很短时间的电流吸收。(即，因为二极管D25来自GEN2的电流必须在节点A处通过正向偏置的二极管D25两端等数值的压降来增加电压。正如下文将要看到的，D25具有第二服务功能。)请注意，在电流吸收启动时，排成一列的NMOS晶体管QN25、QN65、QN85和QNl 15都阻塞。在比Vin处L到H转换时间T稍微多点的时刻处，第一下拉驱动器晶体管QN75将导通，为第一双极下拉晶体管Q44A提供基极驱动，其是一个高电流容量的晶体管。这里的T是由反相器121延迟引入的。(这是更一般的单元反相器延迟，假设在这个电路中的所有独立反相器是相同的。)到这个时候，由于通过两个MOS下拉晶体管QN35和QN45进行的电流吸收逐渐接通，下降边缘已经加长过去所存在的接地突变的电位。因此，可以适当地将高电流容量的双极型晶体管Q44A引入到电流吸收电路中。这将导致MOS下拉部分QN35和QN45导通后的固定时间间隔里出现下拉晶体管Q44A导通。这种延迟也保证了没有静态电流(Ieet)通过QN75和QN85。这个时序防止输出负载出现非常低的电容阻抗，从而不会出现总线从逻辑高切换到逻辑低的受控边缘速率过快。在另一个极端，总线对缓冲器将呈现一个高容性负载，因此，只要有两个MOS下拉晶体管附加双极晶体管Q44A的电流吸收能力，其可能无法迅速切换。因此，为了抵消在传播延迟的失调，其可能以其它方式通过较大的容性负载或连接到公共总线的低阻抗的传输线引起，本发明的下拉子电路提供了第二重型双极下拉晶体管——Q44B——和一个装置，其用于紧随输入Vin处的H到L转换的一定延迟之后将其导通，假使输出节点尚未完全下拉为逻辑低电平。注意:“或非”门与两个输入或非，一个直接来自Vin，另一个来自紧随延迟线的Vin。接着输入Vin处的H到L转换之后延迟时间T，两个或非连接的输入为逻辑低电平，其结果是，逻辑高电平信号施加到QN95，接通后者。需要注意的是Vin的L到H转换之前，由于放电晶体管QN115的优点，Q44B的基极将接在GND。由于Q44B基极的绝缘性，该基极节点将保持在GND，直到驱动器晶体管QN95接通。Q44B接通，结果是下拉电路的高电流容量取决于放电Vtjut仍然超过GND以上大约为VBE。否则，接通QN95不会提供足够的基极驱动给Q44B来打开该晶体管。在这种情况下有偶然事件，Q44B辅助Vtjut的下拉，直到节点下降到GND以上大约为Vbe，那时Q44B将关掉。到那时，下降沿的重要组成部分已经走过。第一双极下拉晶体管Q44A将继续使Vtjut放电，直到它也关闭，Vwt约为GND以上0.4伏。由于通过MOS下拉晶体管的持续的导通，Vout最终通过所有方式下拉到低电位电源电极GND的电压。
[0031]下拉晶体管的MOS/双极型组合在之后的L到H转换处也有一个好处。当Vin做转换时，排成一列的放电晶体管QN25、QN65、QN85和QNl 15都接通。这些晶体管中的三个基本上是相同的，并具有相对高的电流容量；然而，QN65有一个低电流容量。其结果是，第一MOS下拉晶体管QN35、第一双极下拉晶体管Q44A以及下拉晶体管Q44B的受控节点立即放电，其结果是，这三个晶体管立刻开始阻塞。然而，第二 MOS下拉晶体管QN45的栅极缓慢放电(因为放电晶体管QN65的缺乏以及阻塞二极管D25的存在)。这确保Vrat从逻辑低转换到逻辑高电平的初始部分被舒缓，因此不容易出现振铃和其他与转换有关的弊病。
[0032]除了本发明的下拉电路中的MOS和双极型晶体管的组合允许转换波形的整形，这样的组合还提供了温度补偿的有效方法，特别是在规定的温度范围内保持较高的下拉电流容量的一种方法。众所周知的是给定双极型晶体管的电流容量以及给定的基极电流随温度定性的单调下降，一个给定的MOS晶体管的电流容量具有相反的温度特性。通过这些温度的依赖关系，本发明的下拉电路结构可以单独为下降沿速率提供一个高电平的温度而没有任何具体的控制装置。这只是取决于MOS和双极型下拉晶体管的选型(选择双极晶体管基极电流)。这样做的一个特定的方法涉及选择相对尺寸，室温下的MOS下拉电流容量是等于单个双极型晶体管Q44A的电流容量。另一种方法等同于MOS下拉容量以及整个电势的双极电流容量，其中，晶体管Q44B也包括在内。由此可以看出这样的匹配的宽范围可以根据缓冲器被放置于特定的使用来利用。注意，对于任何给定的电流容量，这种技术允许设计具有显著较低的输出电容的输出缓冲器，与具有纯粹的MOS下拉级的输出缓冲器相反。此外，因为有可能使用相对较小的双极型下拉晶体管，给定的MOS下拉晶体管的存在的条件下，与纯粹下拉级的缓冲器相比功耗也可以保持较低。
[0033]还有许多附加的优化，其可以由本发明才开始的基本的下拉电路支持。例如，图4所不的一个PMOS晶体管QP65已引入开关Sw2以及与电流发生器GEN2并联工作的一个额外电流源。当输入电压Vin进行L到H转换，因而开关晶体管QP65接通，提供的标称恒定电流通过电流发生器GEN2最初将通过从电容接线的晶体管QNCP的放电流动来增强。概括QN35的栅极节点电压的充电电流的表达式，在上述公式(7冲的恒定电流12可以替换为Ie35，使方程变为:
[0034]dVG35/dt = IG35/C35, (8)
[0035]在此实例中，Ie35是所产生的电流12通过来自QNCP贡献的一个瞬态电流增强而来的——流动到QN35的栅极。当然，在开关晶体管QP65关闭期间，电容器QNCP充电到一个完整的电极-电极的电压降。这意味着Ve35可以更迅速地上升到QN35的导通阈值。同样，QN45加速导通，虽然与二极管D25的延迟成行。晶体管QN35和QN45的这种受控导通有助于控制下降沿速率的同时减少接地反弹，和以前一样，图4中电路运作的剩余物和图3的电路相同。
[0036]对比专利文献:CN202872354U电流缓冲器201220577655.1【专利附图】

【附图说明】:
[0037]图1描绘了本发明的上拉子电路的主要特征。
[0038]图2描绘了本发明的基本上拉子电路的具体的变化/细化。
[0039]图3描绘了本发明的下拉子电路的主要特点。
[0040]图4描绘了本发明的基本下拉子电路的具体的变化/细化。
[0041]图5示出了三态的BiCMOS电路，其构成本发明的上拉子电路的优选实施例。
[0042]图6示出了三态的BiCMOS电路，其构成本发明的下拉子电路的优选实施例。
【具体实施方式】:
[0043]上拉子电路
[0044]图5所示为构成本发明的优选实施例的下拉控制的三态缓冲器的主要特征。(通常这样的外围部分包括在缓冲器中，其包括未示出的ESD保护和米勒断路器电路)。可以看出，它不同于图1和图2中呈现的更一般的电路，其使能电路的总结的优点，电流发生器的详述的电路定义，只有GENl比较早，且额外的晶体管QP88由信号指定的VwtB控制。
[0045]优选实施例的上拉电路的电流发生器由镜像晶体管QP66和QP77构成的电流镜，其由镜像电压Vml控制。Vml依次通过缓冲器的外接电路建立，但其仍然在同一芯片上且以QP66和QP77相同的方法利用MOS晶体管进行处理。此镜像电路可以通过公知的技术来设计，从而确保缓冲器中产生的电流Ii是独立于工作温度、制造变化的无常和电源波动。(也就是说，QP66和QP77的工作特性的任何变化将被反映在电路中，其以这样的方式确定Vml:用后者本身的改变来补偿QP66和QP77的变化并因此保持恒定的电流通过这些晶体管。)要注意的是即使在优选实施例中，电流镜可以用更少的或更多的晶体管充当QP66和QP77来生效。
[0046]这里感兴趣的是电流通过开关晶体管QP20，因为电流给电容器Cl和C2充电，从而建立Q24的基极电压，达林顿对的第一构件构成缓冲器的输出上拉电路。值得注意的是，通过电路性质，QP20通过的电流不是恒定的；在极端情况下，QP20关闭，没有任何电流通过它，并且最终作为QP20的源极节点的电压上升至高电位电源电极的电压，电流将再次停止。重要的一点是，在Vtjut处L到H转换的关键部分上的电流被固定为一个已知且确定的值，因此，Q24的基极电压是以两个已知的速率上升。
[0047]当考虑顺序发生时，使输入端E为逻辑高，这样才能把缓冲器放置在主动模式下，输入电压Vin从逻辑低转换到逻辑高。这会导致反相器QPlO和QNlO的输出从逻辑高切换到逻辑低，接通开关晶体管QP20。更准确地，该QP20的切换发生在Vin的转换的时刻T处，其中T是由CMOS输入反相器QP10、QNlO引入的延迟。随着QP20进行，(Vml, QP66，QP77)镜像通过QP20和二极管接线的晶体管QlOO的固定电流11给电容C2充电。在这此期间的Q24的基极电压等于C2两端的电压加QlOO正向偏置的基极-发射极结的压降VBE。当充电电容器C2两端的电压达到Vbe—也就是，当在Q24的基极电压达到2Vbe——电流也将流过二极管接线的晶体管Q200。此分流显示出达林顿节点处——Q24的基极——电压的变化率以及当输出边缘上升的速率减慢。
[0048]在优选实施例中，一个额外的达林顿驱动电流由延迟的驱动器晶体管QP88提供，该晶体管通过信号VJ接通，正如下面将要看到的信号VratB,它输入电压Vin的反相电压且转换延时为Vin的时间5T。因此，从逻辑低切换到逻辑高的输入电压时间5T，VoutB将切换为逻辑低电平且接通QP88。该供应将Q24的基极电压锁定在V。。且将Q24保持在Vin为逻辑高电平的持续时间中。换言之，电流镜(Vm，QP66，QP77)用于建立使输出电压为逻辑高的上升沿速率，QP88用于将Vwt维持在逻辑高电平，将逻辑高电流维持在Vin为逻辑高电平的持续时间中。QP88的存在确保以任何速率的有限的固定电流Il将Vtjut从逻辑低改变到逻辑高，输出(总线)转换将在Vin的L到H转换的时间5T处完成。
[0049]下拉子电路
[0050]图6示出了构成本发明的优选实施例的三态输出缓冲器的下拉部分。对于本发明的目的，假设一个启动信号出现在输入E处。如果是上拉子电路的情况，本发明的电流发生器由一个电流镜提供:(Vm2，QP200，QP500)。在优选实施例中，Vm2由上拉电路相关的镜像控制电压分离产生:Vml。从图6中可以看出在优选实施例中受控电流分支(通过QP65)除了镜像产生的电流12以外的电流的来源。现在将描述这些来自下拉转换的开始和结束的额外电源。
[0051]当Vin从逻辑高切换到逻辑低时，立即接通开关晶体管QP65(即，在Vin切换和电流开关打开之间没有延迟T，如上一节讨论的上拉电路。)除了调节的电流12，QP65的电流将会增加——更一般地描述为165——其来自电容器接线的NMOS晶体管QNCP ;在QP65关闭期间(即，有一个逻辑高的输入信号时)镜像晶体管对QP500、QP200将继续将QNCP耦合到Vcc,从而在QP65接通时确保QNCP有一个完整的电极-电极的充电。这导致第一 MOS下拉晶体管QN35的栅极节点充电电流有一个初始量，然后很短的时间后是第二MOS下拉晶体管QN45的栅极充电电流有一个初始量。这将导致QN35的栅极电压迅速上升到其阈值电平，导致第一 MOS下拉晶体管QN35迅速接通。在此期间，第二 MOS下拉晶体管QN45的栅极也充电。由于该系列的延迟二极管D25通过165给QN45的栅极充电，该晶体管的导通延迟与QN35有关。QN35和QN45的这种受控导通有助于减少接地反弹，同时也控制输出的下降沿。一个反相器的延迟T紧随MOS下拉晶体管的受控导通，第一驱动器晶体管QN75导通，为第一双极输出下拉晶体管Q44A提供基极驱动电流，并因此打开耦合在缓冲器输出节点的高电流容量的吸收槽，即，公用总线。
[0052]如在总结中的第二双极下拉晶体管Q44B由延迟线确定的时间来提供并接通，在优选的实施方案中仅仅是一系列的四个反相器级，每一个延迟类似于反相器121。Q44B的集电极耦合到Vrat,其发射极耦合到低电位电源电极。Q44B的基极通过驱动器晶体管QN95连接到Vwt，其又通过一个“或非”门和延迟行列110-140依次将控制栅极耦合到Vin。即，延迟的输入信号VinD是如图6所示的“或非”门N0R3的三输入端之一，。其他两个“或非”门中的一个输入端直接来自Vin，而第三个来自启动输入端E，其在缓冲器的主动模式中保持在逻辑低电平。因此，当VinD下降到紧随Vin的H到L转换的逻辑低时刻4T时，N0R3门发送一个逻辑高电平信号到第二驱动器晶体管QN95的栅极并将其接通。如果此时输出Vwt仍然明显高于(即，超过约为Vbe)逻辑低，此时，Q44B将接收通过QN95的基极驱动电流并将导通，这导致下拉电流容量有很大提升。升压只持续降低到约VBE。
[0053]注意在同一时刻，输入信号VinD的延迟被发送到“或非”门N0R,它也适用于补充的晶体管QP50的栅极并且接通晶体管。这将确保下拉晶体管的栅极在Vin为逻辑低电平的持续时间内限制在逻辑高电平，即使该时刻通过镜像发生器的受控电流(QP500、QP200)还未有效地给QN35的栅极充电达到Vcc。因此，本发明的上拉子电路中，Vout的H到L转换建立了一个限流的时间间隔。
[0054]正如总结中规定的，所选MOS和双极型下拉晶体管的相关尺寸一以及双极型基极电流——使得在室温下MOS和双极型晶体管各自的电流容量大致相等。由于需要建立这种关系的大小取决于使用特殊的制造程序，以这样的方式说明的是最好的条件而不是晶体管的物理尺寸。
[0055]在优选实施例中所选的放电晶体管的各自的纵横比如下:QN65_7/4 ;所有剩下的减去25/1 (SP，QN25、QN85、QN115等)。这将确保在一个L到H转换期间的电流吸收的相对逐渐停止；M0S下拉晶体管QN45不再比其他进行的更缓慢，由于它的控制节点上放电的延迟低于阈值电压。
【权利要求】
1.一种高功率的边缘控制输出缓冲器，其特征是:该电路包括一对达林顿晶体管输出上拉级和用于提供一个分级电压升高到所述达林顿对的输入基极节点上的电压的装置，所述分级电压增加包括第一、快速上升到第一预定电压电平，其次是第二，缓慢的达到第二预定电压电平，所述的装置用于提供一个配备电压的增加，其至少包括一个以恒定电流充电的固定电容装置，并且所述分级电压增加装置还包括一个用于延迟所述固定电容充电的装置；其中所述恒定电流由耦合在高电位电源电极和达林顿对输出上拉级的第一达林顿晶体管的第一基极节点之间的电流镜产生。
2.根据权利要求1所述的一种高功率的边缘控制输出缓冲器，其特征是:一个输出缓冲电路包括一对达林顿对输出上拉级和一个装置，其用于提供分级电压的增加，其中包括一个以恒定电流充电的固定电容，其中所述恒定电流由耦合在高电位电源电极和达林顿对输出上拉级的第一达林顿晶体管之间的电流镜产生，且第一二极管连接在所述的第一基极节点和所述固定电容的第一充电电容的高压侧之间，其中所述第一充电电容的一个低压侧直接耦合到一个低电位的电源电极；所述第一充电电容与第二二极管并联连接，所述第二二极管与第二充电电容器串联，其中，所述第二充电电容器直接连接到所述低电位电源电极。所述第一二极管是一个第一连接二极管的晶体管，其中，所述第二二极管是第二连接二极管的晶体管；所述电流镜包括一个或多个并联的耦合在所述高电位电源电极和第一开关的高压侧之间的MOS镜像晶体管，其中所有所述镜像晶体管通过第一镜像控制电压共同的控制，其使用缓冲器的MOS晶体管的外侧，其中，所述第一镜像控制电压耦合到所述所有镜像晶体管的栅极节点；所述第一开关插入在所述电流镜和所述第一达林顿晶体管的基极节点之间，其中，所述第一开关通过施加到所述缓冲器的输入节点的输入电压来激活。
3.根据权利要求2所述的一种高功率的边缘控制输出缓冲器，其特征是:其中所述第一开关是一个MOS晶体管开关，其耦合在所述电流镜的低压侧和所述第一达林顿晶体管的基极节点之间，其 中，所述MOS晶体管开关的栅极节点耦合到所述输入节点；反相器级插入在所述输入节点和所述MOS晶体管开关的栅极节点之间；所述第一达林顿晶体管耦合到所述电源电极的高电位，其中，所述第一达林顿晶体管的发射极节点耦合到第二达林顿晶体管的基极，第二达林顿晶体管的集电极节点耦合到所述电源电极的高电位，第二达林顿晶体管的发射极节点耦合到所述缓冲器输出节点，第二达林顿晶体管的基极耦合到所述缓冲器的输出节点；晶体管耦合在所述高电位电源电极和所述第一开关的高压侧之间，所述晶体管在所述输入电压施加到输入节点之后激活一定的时间，其中，所述晶体管的一个控制节点通过一个延迟线耦合到所述输入节点；所述晶体管是MOS晶体管；一个输出缓冲电路包括一个控制上拉电路，其中，所述的控制上拉电路包括:(a) —个达林顿对输出级，其具有第一达林顿晶体管和第二达林顿晶体管；(b) —种用于控制所述达林顿对输出级的控制级，所述控制级具有:(i)电流发生器，其在高电位电源电极和发生器输出之间能够通过一个恒定电流，(ii)与发生器输出串联的PMOS开关晶体管串联，当所述开关被激活时，所述恒定电流流动，当所述开关被停用时，所述恒定电流停止流动，其中，所述开关晶体管的栅极节点耦合到用来接收逻辑高和逻辑低电压的缓冲器输入节点，(iii)第一二极管接线的晶体管在结点特性上与所述第一达林顿晶体管类似，其中，所述第一二极管接线的晶体管的集电极节点通过所述PMOS开关晶体管耦合到所述发生器的输出，其中，所述第一二极管接线的晶体管的发射极节点直接耦合到第二二极管接线的晶体管的集电极节点，所述第二二极管接线的晶体管具有与所述第二达林顿晶体管类似的节点特性，(iv)第一充电电容器，其中，所述第一充电电容器连接在所述第一二极管接线的晶体管的发射极节点和低电位电源电极之间，(V)第二电容器充电，其中，所述第二充电电容器连接在所述第二二极管接线的晶体管的发射极节点和低电位电源电极之间；(C) 一种MOS晶体管，其中，所述MOS晶体管的运行是在输入电压施加到所述输入节点之后延迟一段时间，所述MOS晶体管耦合在所述高电位电源电极和所述第一达林顿晶体管的基极，其中，所述MOS晶体管的栅极节点通过一个延迟线耦合到输入节点。
4.根据权利要求3所述的一种高功率的边缘控制输出缓冲器，其特征是:一个输出缓冲电路包括一个MOS晶体管的输出下拉级和双极晶体管的输出下拉级，其中，所述MOS晶体管的输出下拉级和所述双极型晶体管的输出下拉级耦合到一个缓冲器的输出节点，所述MOS晶体管的输出下拉级包括第一 MOS下拉晶体管，其耦合在所述缓冲器输出节点与低电位电源电极之间，所述第一 MOS下拉晶体管通过一个电流开关耦合到一个可控电流源，其通过施加到一个缓冲器的输入节点的电压激活，所述双极级包括第一双极下拉晶体管，其耦合在所述缓冲器的输出节点和所述低电位的电源电极之间，所述基极节点通过第一驱动器晶体管耦合到高电位电源电极，其中，所述第一驱动器晶体管的控制节点耦合到所述缓冲器输入节点，其中，所述MOS晶体管的输出下拉级包括第二 MOS下拉晶体管，其与所述第一 MOS下拉晶体管并联耦合在缓冲器输出节点和低电位电源电极之间，其中，第二 MOS下拉晶体管的栅极节点通过电流开关或通过一个二极管耦合到可控电流源；所述双极下拉级还包括一个双极下拉晶体管，其耦合在缓冲器的输出节点和低电位电源电极之间，其中，双极下拉晶体管的基极节点通过延迟装置耦合到缓冲器输入节点。
5.根据权利要求4所述的一种高功率的边缘控制输出缓冲器，其特征是:所述延迟机制包括:(a)连接在缓存器的输入节点和一个“或非”门的第一输入端之间的延迟线，(b)在所述缓存器的输入节 点和“或非”门的第二输入端之间的直接连接的装置，(C)在所述“或非”门的输出端和双极下拉晶体管的基极节点之间的直接连接的装置。
6.根据权利要求4所述的一种高功率的边缘控制输出缓冲器，其特征是:所述第一下拉晶体管的栅极节点通过第一放电晶体管耦合到所述低电位电源电极，其中，所述第二 MOS下拉晶体管的栅极节点通过第二放电晶体管耦合到所述低电位电源电极，其中，所述第一双极下拉晶体管的基极节点通过第三放电晶体管耦合到所述低电位电源电极，其中，所述双极下拉晶体管的基极节点通过一个未加工的放电晶体管耦合到所述低电位电源电极，其中，所述第一放电晶体管、第二放电晶体管、第三放电晶体管、未加工的放电晶体管各自都有共同连接到所述缓冲器输入节点的控制节点，其中，所述第一放电晶体管、第三放电晶体管和未加工的放电晶体管都类似于放电电流容量且明显区别于第二放电晶体管，它具有更小的放电电流容量；所述电路还包括:一个附加晶体管，其中，所述附加晶体管耦合在高电位电源电极和电流开关之间，其中，所述附加晶体管的控制栅极通过所述延迟线连接到缓冲器输入节点；一个电容元件，其连接在所述低电位电源电极和控制电流源的输出之间；其中，所述可控电流源是一个电流镜。
7.根据权利要求6所述的一种高功率的边缘控制输出缓冲器，其特征是:所述延迟机制包括:逐渐停止输出缓冲器中电流吸收的方法包括:使用多个并联的下拉晶体管，但其由独立的控制节点放电晶体管来控制，其中，所述独立的控制节点放电晶体管有一系列的放电速率能力，从而在不同时间里影响打开多元下拉晶体管中的每一个；所述多个下拉晶体管包括MOS晶体管和双极型晶体管的混合物。
8.根据权利要求7所述的一种高功率的边缘控制输出缓冲器，其特征是:对于一个给定的电流吸收容量，将输出缓冲器的输出电容最小化的方法包括:将第一晶体管装置与第二晶体管装置并联耦合，所述第一晶体管装置包括与第二 MOS下拉晶体管并联的第一 MOS下拉晶体管，所述第二晶体管装置包括与第一双极下拉晶体管并联的第一双极下拉晶体管，并使用一个下拉接通电路，接通第一 MOS下拉晶体管，接着第二 MOS下拉晶体管，随后接通第一双极下拉晶体管，之后接通第二双极下拉晶体管。
9.根据权利要求8所述的一种高功率的边缘控制输出缓冲器，其特征是:该方法还包括:在设定时间内，仅当所述缓冲器的下拉输出存在一个故障时，接通所述双极下拉晶体管；预定的范围内忽略所述缓冲器的输出负载，在一个输出缓冲器中产生一个下拉电流源波形的方法包括:(a)将第一双极下拉晶体管耦合在输出节点和低电位电源电极之间，将第一双极下拉晶体管的基极节点通过一个延迟的高电位电源电极耦合到MOS驱动器晶体管，所述延时MOS驱动器晶体管操作在输入电压施加到缓冲器输入节点之后延迟了一段时间，将延时MOS驱动器晶体管的栅极节点通过一个反相延迟级连接到所述缓冲器输入节点，(b)将第二双极下拉晶体管耦合在所述输出节点和所述低电位电源电极之间，将所述第二双极下拉晶体管的基极节点通过MOS驱动器晶体管耦合到所述输出节点，将所述MOS驱动器晶体管的栅极节点直接耦合到“或非”门的一个输出端，所述“或非”门具有的第一“或非”输入直接耦合到所述缓存器的输入节点且第二“或非”输入端通过一个非反相延迟线耦合到所述缓冲器的输入节点，(c)将第一 MOS下拉晶体管耦合在所述输出节点和所述低电位电源电极之间，其中，第一 MOS下拉晶体管的栅极节点通过电流调节器和一个电流开关耦合到高电位电源电极，其中，所述电流开关由施加到缓冲器输入节点的电压激活，(d)将第二 MOS下拉晶体管 耦合在所述输出节点和所述低电位电源电极之间，其中，第二 MOS下拉晶体管的栅极节点耦合到所述第一 MOS下拉晶体管的栅极节点。
【文档编号】H02M1/34GK203813652SQ201320761126
【公开日】2014年9月3日 申请日期:2013年11月27日 优先权日:2013年11月27日
【发明者】不公告发明人 申请人:苏州贝克微电子有限公司