专利名称：输出缓冲系统的制作方法
技术领域：
输出缓冲系统技术领域[0001]本实用新型涉及一种输出缓冲器，更具体地讲，涉及一种具有可调反馈以减少瞬 态短路电流(crowbar current)的输出缓冲器。
背景技术：
[0002]缓冲电路被广泛用于许多数字系统，并通常在输入信号与其他电路(例如，与集 成电路(IC)相关联的其他电路)之间提供阻抗匹配，边沿设置(edge setting)和电平调 整功能。输出缓冲器可包括响应于输入信号进行开关的一个或多个开关级。开关组合可能 有时被同时接通或者在重叠的时间段内被接通，从而产生通过直接在供电电压与接地之间 的这些开关路径的瞬态短路电流。缓冲器中的瞬态短路电流的存在可能不必要地增加了电 路的总体能耗，这可能又会引起电源噪声和电源变弱(droop)，限制电池寿命并造成热管理 问题。实用新型内容[0003]总的来说，本实用新型提供了一种采用可调反馈技术来限制输出缓冲器开关的重 叠接通时间的输出缓冲系统。这减少了通过输出开关的瞬态短路电流(ICCT)，使得电路总 体能耗减少、电源噪声减少以及电池寿命增加。有利地，本实用新型的输出缓冲系统在不需 要固定延迟先断后通技术的情况下提供减少的ICCT。更确切地说，本实用新型的可调反馈 技术使得门开关之间的延迟能够对输出开关上的负载状况的改变(其影响输出开关转变 时间)进行调整和补偿。[0004]在一个不例中，一种输出缓冲系统，包括输入级电路，被配置为接收输入数据； 输出级电路，被配置为基于所接收的输入数据来产生经缓冲的输出数据，所述输出级电路 包括第一开关和第二开关，其中，所述第一开关包括被配置为通过反相选通信号控制所述 第一开关的第一门，所述第二开关包括被配置为通过非反相选通信号控制所述第二开关的 第二门；第一反馈反相器电路，被配置为基于对所述第一门的输入来使能所述第二门的上 拉，所述第一反馈反相器电路进一步被配置为提供用于产生所述上拉使能的可调转变阈 值；以及第二反馈反相器电路，被配置为基于对所述第二门的输入来使能所述第一门的下 拉，所述第二反馈反相器电路进一步被配置为提供用于产生所述下拉使能的可调转变阈 值。
[0005]随着以下具体实施方式
部分的描述并参照附图，要求保护的主题的实施例的特点 和优点将变得清楚，在附图中，相同的数字描绘相同的部分，在附图中[0006]图1示出根据本实用新型的一个示例性实施例的逻辑框图；[0007]图2示出用于根据本实用新型的一个示例性实施例的输出缓冲器的真值表；[0008]图3示出根据本实用新型的一个示例性实施例的电路图；[0009]图4示出用于根据本实用新型的一个示例性实施例的输出缓冲器的时序图；[0010]图5示出根据本实用新型的一个示例性实施例的操作的流程图。[0011]尽管以下具体实施方式
的描述将参照说明性实施例来进行，但其许多可替代物、 修改和变形对本领域的技术人员而言将是显而易见的。
具体实施方式
[0012]总的来说，本实用新型提供了一种采用可调反馈技术来限制输出缓冲器开关的重 叠接通时间的输出缓冲系统和方法。这减少了通过输出开关的瞬态短路电流(ICCT)，使得 电路总体能耗减少、电源噪声减少以及电池寿命增加。有利地，本实用新型的输出缓冲系统 在不需要固定延迟先断后通技术的情况下提供减少的ICCT。更确切地说，本实用新型的可 调反馈技术使得门开关之间的延迟能够对输出开关上的负载状况的改变(其影响输出开 关转变时间)进行调整和补偿。[0013]图1示出根据本实用新型的一个示例性实施例的逻辑框图100。逻辑框图100通 常包括输入数据路径104、输出使能路径102和用于经缓冲的输出的输出焊盘(pad) 150。 还分别示出正电源干线电压(rail voltage) VDD 160和负电源干线电压VSS 162。输出焊 盘150的状态由输出开关MPOUT 140和MN0UT142控制，所述开关MPOUT 140和MN0UT142 又由稍后将解释的输入数据104和输出使能102控制。当MPOUT 140被接通而MNOUT被 断开时，输出焊盘150将为表示逻辑I值的高(High) (VDD 160)。当MPOUT 140被断开而 MNOUT142被接通时，输出焊盘150将为表示逻辑O值的低(Low) (VSS 162)。如果开关140、 142均断开，则输出焊盘150将处于高阻抗状态。如果开关140、142均接通，则瞬态短路电 流(ICCT)将从VDD 160通过开关140、142流到VSS162。通常期望减少最后两种情况(高 阻抗和ICCT)中的任意一种可能发生的时间长度。通过反相器I_PFB 124和I_NFB 130提 供两条反馈路径以实现该期望，这将在下面进行解释。[0014]通过选通信号(gate signal) 144的反相版本(inverted version)来控制开关 MPOUT 140。通过(非反相的)选通信号146来控制开关MNOUT 142。I_PFB124向开关MNOUT 142的选通信号146反馈MPOUT选通信号144的反相版本，以用作反相上拉使能122。换句 话说，当MPOUT被断开时，I_PFB 124将转变为低，这将使反相上拉使能122上拉开关MNOUT 142的选通信号146，从而使MNOUT 142接通。[0015]类似地，I_NFB 130向开关MPOUT 140的选通信号144反馈将MNOUT选通信号146 的反相版本，以用作下拉使能120。换句话说，当MNOUT 142被断开时，I_NFB 130将转变为 高，这将使下拉使能120下拉开关MPOUT 140的选通信号144。由于MPOUT 140是通过选通 信号144的反相版本控制的，因此选通信号144的下拉使MPOUT 140接通。[0016]因此，通过I_NFB 130和I_PFB 124的这些反馈路径可保证开关MP0UT140和 MNOUT 142不被同时接通而导致不希望的ICCT。然而，这些反馈信号并非即时改变的。通 常，存在可能取决于电路负载状况的斜升(ramp up)和斜降(ramp down)时间。在这些斜 坡上还可以存在例如基于装置的物理几何而可被调整的电压阈值切换点。这些因素可被用 于确定和调整输出缓冲器开关MPOUT 140和MNOUT 142的切换之间的相对延迟，下面将对 此进行更详细的解释。[0017]在图1中还示出了另外的逻辑电路，包括与非(NAND)门110、或非(NOR)门112和反相器114。提供该逻辑电路的目的是为了处理输出使能信号102。在一些情况下，通过使输出焊盘150保持在高阻抗状态来禁用输入数据104到输出焊盘150的缓冲会是有用的。如果输出使能102变低，则不管输入数据的状态如何，(由于输出使能102被反相器 114反相)与非门110变高且或非门112变低。在与非门110的输出为高的情况下，开关 MPOUT 140的选通信号144将为高，并且因此，由于MPOUT 140是通过选通信号144的反相版本来控制的，因此MPOUT 140将被断开。另外，在或非门112的输出为低的情况下，开关 MNOUT 142的选通信号146将为低，并且因此，MNOUT 142将被断开。在开关MPOUT 140和 MNOUT 142均被断开的情况下，输出焊盘150将在高阻抗状态下浮置并且输入数据104将不会被反映在缓冲器的输出处。[0018]图2示出用于根据本实用新型的一个示例性实施例的输出缓冲器的真值表200。 真值表200针对逻辑框图100总结了上述关键信号的状态。真值表200中的各列从左到右列出输入数据 202、输出使能 204、I_PFB 206、I_NFB 208,MPOUT 210,MNOUT 212 和输出焊盘214。如所能够看到的，当输出使能204为低时，MPOUT 210和MPOUT 212均被断开并且输出焊盘214将处于高阻抗状态。当输出使能204为高时，I_PFB 206和I_NFB 208达到与输入数据202匹配的状态。在这种情况下，当输入数据202为低时，MPOUT 210被断开， MNOUT 212被接通，导致输出焊盘214变低，从而与输入数据202相匹配。类似地，当输入数据202为高时，MPOUT 210被接通且MNOUT 212被断开，导致输出焊盘214变高，从而与输入数据202相匹配。[0019]图3示出根据本实用新型的一个示例性实施例的电路图30 0。电路300是图1的逻辑框图的更详细的例示，其中，与非门110和或非门112已被细化为下层的PMOS门和NMOS 门。[0020]与非门110 由 PMOS P5302、PM0S P4304、NM0S N5306、NM0S N4308 以及NMOS N3310 组成。输出使能102选通NMOS N3310和PMOS P4304。输入数据104选通PMOS P5302和 NMOS N4308。来自I_NFB 130的反馈对NMOS N5306提供下拉使能。与非门110的输出在 PMOS P4304和NMOS N5306之间的连接点被分接出。[0021]或非门112 由 PMOS P3320、PM0S P2322、PM0S P1324、NM0S N2326 以及NMOS N1328 组成。输出使能102经过反相器114并随后选通PMOS P3320和NMOS N1328。输入数据 104选通PMOS P2322和NMOS N2326。来自I_PFB 124的反馈对PMOS P1324的反相选通 (inverted gate)提供上拉使能。或非门112的输出在PMOS P1324和NMOS N1328之间的连接点被分接出。[0022]图4示出用于根据本实用新型的一个示例性实施例的输出缓冲器的时序图400。 时序图400的基线是输出焊盘电压406的图，其示出高到低的转变450紧接着低到高的转变452。在其上绘制的是表示到达MPOUT开关140的选通信号144的反相版本的PGATE电压402以及表示到达MNOUT开关142的选通信号146的NGATE电压404。[0023]当PGATE 402为低且NGATE 404为低时，MPOUT开关140接通且MNOUT开关142断开，这驱使输出焊盘406为高。[0024]当PGATE 402从低升为高440时，PGATE 402在420处经过转变电压VtP，在此处 MPOUT 140从接通状态切换到断开状态。类似地，当NGATE 404从低升为高442时，NGATE 404在424处经过转变电压VtN，在此处MNOUT 142从断开状态切换到接通状态。Τ^408是MPOUT 140和MNOUT 142均被断开并且输出焊盘406将处于高阻抗状态的时间间隔。如果 420处的Vtp在时间上被移位到424处的VtN的右边，则1^^408将表示MPOUT 140和MNOUT 142均被接通而导致瞬时短路电流ICCT流经MPOUT 140和MNOUT 142的时间间隔。由于这些状况中的任意一种都不是期望的，因此可通过将420处的Vtp以及424处的VtN移到尽量接近于最优公共点422 (在422处，VtN = Vtp)来减小TrajlL 408，这可通过分别调整I_PFB 124和I_NFB 130的反馈转变阈值从而增加或减去到转变点424和420的延迟来实现。[0025]类似的情况存在于输出焊盘406从低到高的转变452期间。当PGATE 402从高降为低446时，PGATE 402在430处经过转变电压VtP，在此处MPOUT 140从断开状态切换到接通状态。类似地，当NGATE 404从高降为低444时，NGATE404在426经过转变电压VtN， 在此处MNOUT 142从接通状态切换到断开状态。Ttjmi 410是MPOUT 140和MNOUT 142均被断开并且输出焊盘406将处于高阻抗状态的时间间隔。如果430处的Vtp在时间上被移位到426处的VtN的左边，则T_410将表示MPOUT 140和MNOUT 142均被接通而导致瞬时短路电流ICCT流经MPOUT 140和MNOUT 142的时间间隔。由于这些状况中的任意一种都不是期望的，因此可通过将430处的Vtp以及426处的VtN移到尽量接近于最优公共点428 (在 428处，VtN = Vtp)来减小Tollh410。这可通过分别调整I_PFB124和I_NFB 130的反馈转变阈值从而增加或减去到转变点426和430的延迟来实现。[0026]图5示出根据本实用新型的一个示例性实施例的操作的流程图500。在操作510， 从输入级电路接收输入数据。在操作520，通过输出级电路产生经缓冲的输出数据，其中， 所述输出级电路包括由第一反相门控制的第一开关和由第二非反相门控制的第二开关。在操作530，将第一反馈反相器电路配置为基于对第一门的输入而使能第二门的上拉。在操作540，提供用于产生上拉使能的可调转变阈值。在操作550，将第二反馈反相器电路配置为基于对第二门的输入而使能第一门的下拉。在操作560，提供用于产生下拉使能的可调转变阈值。[0027]这里的任意实施例中所使用的“电路”可包括例如单独或以任何组合形式的硬连线电路、可编程电路、状态机电路和/或存储由可编程电路执行的指令的固件。[0028]在此已采用的术语和表述被用作描述性的术语而不是限制性的术语，在使用这样的术语和表述时，并非意在排除示出·和描述的特征(或部分特征)的任何等同物，应认识到，在权利要求的范围内，各种修改是可行的。因此，权利要求意在覆盖所有这样的等同物。 各种特征、方面和实施例在此已被描述。如本领域的技术人员将知道的，所述特征、方面和实施例彼此可相结合，并且可被变形和修改。因此，本实用新型应该被视为包含这样的组合、变形和修改。
权利要求1.一种输出缓冲系统，包括 输入级电路，被配置为接收输入数据； 输出级电路，被配置为基于所接收的输入数据来产生经缓冲的输出数据，所述输出级电路包括第一开关和第二开关，其中，所述第一开关包括被配置为通过反相选通信号控制所述第一开关的第一门，所述第二开关包括被配置为通过非反相选通信号控制所述第二开关的第二门； 第一反馈反相器电路，被配置为基于对所述第一门的输入来使能所述第二门的上拉，所述第一反馈反相器电路进一步被配置为提供用于产生所述上拉使能的可调转变阈值；以及 第二反馈反相器电路，被配置为基于对所述第二门的输入来使能所述第一门的下拉，所述第二反馈反相器电路进一步被配置为提供用于产生所述下拉使能的可调转变阈值。
2.如权利要求1所述的输出缓冲系统，其中，在所述输出数据的高到低的转变期间，所述第二门的所述上拉使能将一接通延迟加于所述第二开关，使得所述第二开关在所述第一开关断开之后接通。
3.如权利要求2所述的输出缓冲系统，其中，在所述输出数据的低到高的转变期间，所述第一门的所述下拉使能将一接通延迟加于所述第一开关，使得所述第一开关在所述第二开关断开之后接通。
4.如权利要求1所述的输出缓冲系统，其中，所述输出缓冲系统进一步包括输出使能电路，被配置为接收输出使能信号，并基于输出使能信号的值保持所述缓冲的输出数据处于高阻抗状态。
5.如权利要求1所述的输出缓冲系统，其中，所述第一开关是PMOS器件，所述第二开关是NMOS器件。
6.一种输出缓冲系统，包括 输入级电路，被配置为接收输入数据； 输出级电路，被配置为基于所接收的输入数据来产生经缓冲的输出数据，所述输出级电路包括第一开关和第二开关，其中，所述第一开关包括被配置为通过反相选通信号控制所述第一开关的第一门，所述第二开关包括被配置为通过非反相选通信号控制所述第二开关的第二门； 第一反馈反相器电路，被配置为基于对所述第一门的输入来使能所述第二门的上拉，所述第一反馈反相器电路进一步被配置为提供用于产生所述上拉使能的可调转变阈值；以及 第二反馈反相器电路，被配置为基于对所述第二门的输入来使能所述第一门的下拉，所述第二反馈反相器电路进一步被配置为提供用于产生所述下拉使能的可调转变阈值； 在所述输出数据的高到低的转变期间，所述第二门的所述上拉使能将一接通延迟加于所述第二开关，使得所述第二开关在所述第一开关断开之后接通； 在所述输出数据的低到高的转变期间，所述第一门的所述下拉使能将一接通延迟加于所述第一开关，使得所述第一开关在所述第二开关断开之后接通； 所述接通延迟减少通过所述第一开关和所述第二开关的瞬时短路电流。
7.一种输出缓冲系统，包括输入级电路，被配置为接收输入数据； 输出级电路，被配置为基于所接收的输入数据来产生经缓冲的输出数据，所述输出级电路包括第一开关和第二开关，其中，所述第一开关包括被配置为通过反相选通信号控制所述第一开关的第一门，所述第二开关包括被配置为通过非反相选通信号控制所述第二开关的第二门； 第一反馈反相器电路，被配置为基于对所述第一门的输入来使能所述第二门的上拉，所述第一反馈反相器电路进一步被配置为提供用于产生所述上拉使能的可调转变阈值；以及 第二反馈反相器电路，被配置为基于对所述第二门的输入来使能所述第一门的下拉，所述第二反馈反相器电路进一步被配置为提供用于产生所述下拉使能的可调转变阈值； 在所述输出数据的高到低的转变期间，所述第二门的所述上拉使能将一接通延迟加于所述第二开关，使得所述第二开关在所述第一开关断开之后接通； 在所述输出数据的低到高的转变期间，所述第一门的所述下拉使能将一接通延迟加于所述第一开关，使得所述第一开关在所述第二开关断开之后接通； 对所述第一开关的所述接通延迟由所述用于产生所述下拉使能的可调转变阈值控制，对所述第二开关的所述接通延迟由所述用于产生所述上拉使能的可调转变阈值控制。
专利摘要本实用新型提供一种输出缓冲系统。根据一个实施例的系统包括输入级电路，被配置为接收输入数据；输出级电路，被配置为基于所接收的输入数据来产生经缓冲的输出数据，输出级电路包括第一开关和第二开关，其中，第一开关包括被配置为通过反相选通信号控制第一开关的第一门，第二开关包括被配置为通过非反相选通信号控制第二开关的第二门；第一反馈反相器电路，被配置为基于对第一门的输入来使能第二门的上拉，第一反馈反相器电路进一步被配置为提供用于产生上拉使能的可调转变阈值；第二反馈反相器电路，被配置为基于对第二门的输入来使能第一门的下拉，第二反馈反相器电路进一步被配置为提供用于产生下拉使能的可调转变阈值。
文档编号H03K19/0185GK202856714SQ20122026844
公开日2013年4月3日 申请日期2012年6月8日 优先权日2011年6月8日
发明者克里斯托弗·A·贝内特 申请人:快捷半导体(苏州)有限公司, 快捷半导体公司