专利名称:总线仲裁器的制作方法
本发明是关于计算机总线的，特别与一种仲裁装置有关，该装置裁决主部件访问计算机总线所进行的竞争。
计算机系统总线结构将系统内的各种组成部件(如中央处理机，存储器及输入/输出设备)联系在一起，并使各部件之间互相配合。总线结构通常包括数据线，地址线和控制线系统各部件通过接口设备与总线相连。只有主部件能在某时刻访问总线，命令从部件在总线的数据线上发送或接收数据，方法是在总线上产生一个适当的从部件地址及适当的控制信号。在一个系统有多个主部件能在总线上放置数据的情况下，必须给出某些裁决手段，以确定在任一给定时刻哪个主部件将控制总线。
在电气与电子工程师协会标准IEEE-796中描述的总线结构中，每个主部件都带有仲裁部件，仲裁部件有一个接收主部件请求访问总线的输入端，一个接收来自外部源的总线优先级信号(表示另一设备已确定优先级)的输入端，和来自一个表示如果总线“忙”，被另一主部件正常访问的总线的输入端。如果仲裁部件不检查优先级信号而只检查请求访问总线信号，则它给出一个串行优先级输出信号，表示它要求访问总线。当“忙”信号表示总线空闲时，接口设备就可以提供主部件对总线的访问。系统的每个接口设备的优先级输入信号和串行优先级输出信号按串行方式与一个主部件的串行优先级输出信号相连接，而这一输出信号又作为优先级输入信号作用到下一个主部件上。对串联在一起的各仲裁部件中的第一个，优先级输入信号被恒定确定，这就使第一个仲裁部件有总线访问最高优先级。第二个仲裁部件有总线访问次高优先级，因若第一仲裁部件没有访问总线的请求，第二仲裁部件的优先级输入信号将被确定。类似地，以串联形式顺序排列的每个接口设备将有顺序下降的优先级。
在仲裁系统的另一些实施中，每个仲裁部件都有并行优先级输出信号，不管输入优先级信号状态如何，只要要求访问总线，并行优先级输出信号就被确定。接口设备优先级输入信号和并行优先级输出信号可以按并行方式与一个起优先级分解器作用的逻辑电路相连，分解电路可按所要求的任何优先级把总线访问权分配给接口设备。并行优先级法比串行方法更灵活，特别是如果优先级分解器可编程实现的话，但并行法要求使用一个附加的优先级分解电路。
一个主部件将经常接连不断地多次访问总线。如果主部件在每两次访问之间都必须对总线判决，则接口设备必须禁止数据线和地址线缓冲区，断开忙信号，等待主部件的总线请求信号，确定优先级，检查是否有其他优先级更高的设备要求控制总线，接通忙信号，这才真正控制了总线。所有这些步骤都要花费时间。这个问题已被部分地解决，方法是当每个主部件获得对总线的控制时，它就确定一个锁定信号。锁定信号一经确定后，就要求接口设备把主部件连接在总线上，从而避免了每两次传送数据之间要进行的所有中间步骤。使用这种锁定信号的一个缺点是，低优先级设备可能会长时间获得并占有总线，而排斥较高优先级设备。
允许低优先级主部件在数据总线上多次传输数据而各次传输之间无须进行裁决，同时仍然允许优先级较高的主部件在需要的时候能获得总线控制，得到这样一种低费用方法将是十分有益的。
就本发明的一个方面而言，总线仲裁部件用于每种访问IEEE-796标准的计算机总线的主部件。每个仲裁部件都包括一个可编程阵列逻辑电路，该逻辑电路接收来自相应的总线主部件及其他仲裁逻辑部件的控制输入信号，并产生输出信号，这些输出信号是与其他仲裁部件一起对总线进行裁决，并在优先级被确定时使该主部件获得对总线的控制所必须的。使用可编程阵列逻辑电路来实现仲裁逻辑，可以在较小组件上制作低价仲裁部件。
就本发明的另一个方面而言，公共总线请求线连接到每个仲裁部件的可编程阵列逻辑电路的输入和输出上。每个逻辑部件如此编程，使得在任何一个主部件请求总线控制时，相应的仲裁器就在公共总线请求线上产生一个信号。当一个主部件控制总线时，仲裁器允许它占据总线，直到仲裁器检测出公共总线请求线已被另外的总线仲裁部件所确定为止。此时，总线仲裁器放弃对总线的控制，并对再控制进行裁决。这样，主部件可以在总线上进行多次数据传输，而不必在每两次传输之间放弃对总线的控制，但在另一主部件要求控制总线时，还是要对总线进行裁决。
就本发明的再一个方面而言，每个可编程逻辑阵列的编程目的是，既产生串行优先级信号，也产生并行优先级信号，而提供附加电路的目的是，使系统的几个仲裁部件可以有选择地按并行优先级分解方式或按串行优先级分解方式来互相连接。
因此，本发明的一个目的是，为了在低价组件中使用总线仲裁系统而提供一种新的改进装置。
本发明的另一个目的是，提供一种新的改进的仲裁装置，它允许主部件在总线上进行多次数据传输，而在每两次传输之间无须放弃总线控制，同时还允许更高优先级主部件在需要的时候控制总线。
本发明的再一个目的是，提供一种新的改进的仲裁装置，它允许几个仲裁器按串行或并行优先级分解方式来相互连接。
本发明的主题在这份说明书的结论部分中已特别指出，并明确地在本说明书的结尾部分提出了权利要求
。其组成和操作方法，以及更进一步的优点和其目的，通过参阅对附图所作的下述说明就可以得到很好地理解，其中用相同的字符表示同一组成部分。
图1为本发明的总线仲裁器方框图。
图2为说明一组图1中的仲裁器对按串行或并行优先级分解方式使用时，如何进行相互连接的方框图。
图3为图1仲裁器的可编程逻辑阵列的状态框图。
图4为可编程逻辑阵列的示意图。
参照图1，这里用方框图形式说明本发明给出的总线仲裁器10可对符合IEEE-796标准总线排列的总线进行裁决。计算机系统中的每个总线主部件都具有这样一个仲裁部件。总线仲裁器有下列输入REQUEST主部件产生这一输入信号，用以通知相应的仲裁器，表示主部件要求访问总线，进行读或写操作。信号被确定直到主部件完成读或写操作为止。
WRITE主部件确定这一输入信号，以通知仲裁器，表示所要求的访问是写访问。如果WRITE输入信号未被确定，那么所要求的访问是读访问。
MEMORY主部件确定这一输入信号，以通知仲裁器表示要求访问存储器，如没确定，则主部件要求进行一次I/O访问。
LOCK主部件确定这一输入信号，以通知仲裁器，表示它一旦获得总线控制，要求仲裁器不要放弃控制。当LOCK信号不再被确定时，仲裁器可以放弃控制。
INIT总线确定这一输入信号，以便将仲裁器复位到初始状态。
BCLK加载在总线上的时钟信号，作用到所有总线仲裁器上，使仲裁器的操作同步。
BPRN总线优先级输入信号。当另一仲裁器要求访问总线，并且它访问总线的优先级比接收此信号的仲裁器的优先级高时，信号被确定。
CBRQ它是由总线加载的公共总线请求输入信号。一旦任何一个仲裁器要求访问总线时，它就被确定。
BUSY该信号由总线加载一旦任何一个主部件当前正在访问总线时就被确定。
每个仲裁器部件10都有下列输出信号BREQ并行优先级总线请求信号，当主部件确定REQUEST信号时被确定。
BPRO串行优先级总线请求信号，当主部件确定REQUEST信号，并在BPRN输入信号未被确定时被确定。
CBREQ公共总线请求输出信号，一旦主部件确定REQUEST信号时就被确定;一旦主部件当前正在访问总线时就被撤消。
BUSYO一旦主部件正在访问或控制总线时，这个信号就被确定。
ADEN此信号被确定以启动连接主部件到总线的缓冲线路。
IOWC当主部件执行一次I/O写操作时，该信号被确定。
IORC当主部件执行一次I/O读操作时，该信号被确定。
MWTC当主部件执行一次存储器写操作时，该信号被确定。
MRDC当主部件执行一次存储器读操作时，该信号被确定。
本发明的总线仲裁器10包括一个可编程阵列逻辑电路(PAL)12，用来提供一组输出的状态装置，这组输出可以按予先规定的方式编程改变状态，来响应一组输入的状态变化。REQUEST，WRITE，MEMORY，LOCK，IKIT，BPRN，CBRQ和BUSY信号作为输入作用在PAL12上，而产生CBREQO，BUSYO，ADEN，IOWC，IOKC，MWTC和WRDC信号，作为PAL12的状态输出。BCLK信号经过倒相放大器18作用在PAL12的时钟输入端。要求倒相器是因为，系统的改变是按BCLK信号后沿进行的而在本发明的最佳实施方案中PAL12状态变化是按时钟脉冲前沿进行的。
开关SW1将PAL的BREQ输出连接到BREQ。BREQ输出也作用到倒相器14的输入端。倒相器14的输出作用到或门16的输入端，而或门16的输出，BPRO信号，作用到另一个开关SW2的一端。输入到PAL12的BPRN输入信号也作用到或门16的第二输入端。每个仲裁器10的输出信号MRDC，MWTC，IORC和IOWC经过一个四通道三态输出缓冲器20，连接到总线的MRDC-0，MWTC-0，IORC-0和IOWC-0线上，ADEN信号作用到缓冲器的倒相ENABLE端E上，使缓冲器处于允许状态。PAL12的CBREQO输出经过另一开路集流缓冲器22，作用到总线的CBREQ-0线上。
BUSYO输出端通过开路集流缓冲器24连接到总线的BUSY-0线上，它把BUSY信号返回到PAL12的一个输入端。换句话说，当BUSY-0线没有被连接它的缓冲器下拉时，它就被连接电源Vb的电阻R2上拉，输入到PAL12的BPRN信号也作用到开关SW3的第一端点。SW3开关的另一端点接地。当开关SW4未接地时，开路集流缓冲器26的输入端被电阻R3上拉，R3将正电压电源Vb耦合到缓冲器26的输入端。缓冲器26的输出端连接到总线的CBREQ-0线上。
总线仲裁器10可以按并行和串行两种基本优先级分解方式来工作。这两种方式在图2中说明。在串行优先级分解方式下，两个或两个以上的仲裁器10串行连接，因此与优先级最高的主部件(主部件1)相连的仲裁器BPRN输入端由开关SW3闭合而接地。所有低优先级仲裁器的开关SW3都断开。在所有仲裁器开关SW1断开时所有仲裁器开关SW2闭合。
最高优先级的仲裁器的BPRO输出经过它的开关SW2作用在下一个最高优先级的仲裁器的BPRN输入端上。该次高优先级的仲裁器10的BPRO输出然后作用在第三高优先级的仲裁器的BPRN输入端上。
如果一个仲裁器从相应的主部件上接收一个REQUEST信号，表示主部件要求访问总线，那么仲裁器将确定(驱动低电平)它的BPRO输出信号，假设它的BPRN输入为高电平的话。因此，在串行优先级分解方式下，若仲裁器有低电平BPRN输入，则可以认为没有优先级较高的仲裁器要求访问总线及当总线再次空闲时，它就可以控制总线。
在并行优先级分解方式下，所有SW2和SW3开关都断开，而所有SW1开关都闭合。开关SW1将每个仲裁器10的BREQ输出与相应的并行优先级分解器30的输入端相连。优先级分解器30有分隔的输出与每个仲裁器10的BPRN输入端相连。每个仲裁器10在它接收到相应主部件的REQUEST请求信号时，将确定它的BREQ输出。优先级分解器30用来确定(接地)要求访问总线的优先级最高的仲裁器的BPRN输入，方法是确定优先级分解器的BREQ输出信号。检查BPRN输入已经确定，则当总线下次空闲时，仲裁器10就可以访问它。能完成优先级分解器30的功能的电路在技术上是众所周知的，因此这里不作进一步介绍。
采取一定手段使当前正在访问总线的主部件，只要没有其他主部件请求访问总线，就可以不需要对它裁决而继续访问总线。总线的CBREQ-0线连接到每个仲裁器10的CBREQ输入端上，而每个仲裁器10的CBRQ0输出通过与它相连的开路集流缓冲器22连接到CBREQ-0线上。一旦一个主部件确定它输入到与它相连的仲裁器10的REQUEST信号时，仲裁器都确定公共总线CBREQ信号(压低)，而这又依次确定(压低)输入到每一个其他仲裁器的CBREQ信号。如果当前使用总线的主部件没有由确定LOCK母线信号来锁定总线，这将使占有总线的任何主部件，在下次总线访问结束时裁决总线。如果不使用这种公共总线性能，那么它可以把每个仲裁器电路12中的开关SW4闭合而被禁止。因而缓冲器26的输入接地，CBREQ-0线下拉。这将在每个总线访问周期之后引起各仲裁器裁决总线，除非它已确定了LOCK信号。
在最佳实施方案中，每个PAL12按下面状态方程组建立输出状态与输入状态的关系BUSYO＝BPRN ★BREQ ★REQUEST★/BUSY★/INIT+BUSYO ★ADEN ★/INITBREQ＝REQUEST★/INIT+BREQ ★ADEN ★/INITCBREQO＝REQUEST★/BUSYO ★/INITADEN＝REQUEST★BUSYO ★/INIT+ADEN ★/CBREQ ★/INIT+ADEN ★LOCK ★/INIT+ADEN ★MRD ★/INIT+ADEN ★MWR ★/INIT+ADEN ★IORD ★/INIT+ADEN ★IOWR ★/INITMRDC＝ADEN ★MEMORY ★/WRITE ★REQUESTMWTC＝ADEN ★MEMORY ★WRITE ★REQUESTIORC＝ADEN ★/MEMORY★/WRITE ★REQUESTIOWC＝ADEN ★/MEMORY★WRITE ★REQUEST上述方程组中，“＝”符号表示输出是按BCLK信号进行的，“＝”符号表示输出不是按BCLK信号进行的，“+”号表示OR(或)功能，“★”号表示AND(与)功能，“/”号表示一种撤消状态。
图3是状态框图，描述由上述方程组得出的总线仲裁器10运行情况。INIT信号加载在总线上并被确定以把每个仲裁器复位到初始IDLE(空闲)状态A而不管它当前状态如何。因此仲裁器10接到INIT信号，从其他任何状态进入IDLE状态A。在IDLE状态下，主部件当前没有访问总线，所以BUSYO输出信号没有被确定，ADEN，IOWC，IORC，MWTC和MRDC信号也都没有被确定。因为主部件当前没有要求访问总线，所以BPRO，BREQ和CBREQO输出信号也没有确定。
当主部件要求访问总线时，它确定REQUEST信号输入到总线仲裁器10。在下一次BCLK脉冲的后沿处，总线仲裁器10变化为REQUEST BUS(请求总线)B状态，如果按并行优先级分解系统连接，其中BREQ输出被确定以竞争优先级。CBREQ输出也被确定，以通知其他正在被请求访问总线的主部件，只要BUSY输入信号被确定仲裁器10一直处于REQUEST BUS状态，这表明另一主部件在控制总线，而只要BPRN输入信号未被确定，则表明另一优先级较高的主部件正在请求总线。
当总线未被使用并且没有其他优先级较高的主部件请求总线时，此时在下一个BCLK信号到来时仲裁器10转变到GET BUS(获得总线)状态C。在这一状态下，BPRO信号被撤消，若按串行优先级分解方式连接，表示主部件具有最高优先级，且BUSYO信号被确定，表示主部件控制总线，并且总线现在为“忙”状态。
在下一个BCLK脉冲时，系统转移到ENABLE允准状态D，ADEN信号被确定以连接主部件和总线，CBREQ信号被撤消。
一旦ADEN信号一抬升，仲裁器10就转移到ASSERT(确定)状态E，其中读/写控制输出信号MRDC，MWRT，IORC或IOWC就有一个要处于确定状态，至于是哪个信号取决于从主部件来的WRITE和MEMORY输入信号在当时的状态。由于确定了ADEN信号，图1中相应的读/写控制线MRPC-0，MWRT-0，IORC-0或IOWC-0也被确定下来。ADEN信号也用于使连接主部件和总线的缓冲器成为允许状态，主部件可用该主部件在总线上读/写数据。在主部件完成总线访问之后，则撤消REQUEST输入信号。
在主部件撤消REQUEST输入信号之前，仲裁器将一直保持ASSERT状态。在间歇期间，如果另一主部件确定了它的REQUEST(请求)总线信号，输入到与它相连的仲裁器10，则该仲裁器就将确确定它的CBREQO输出信号，使输入到当前正在访问总线的主部件的仲裁器的CBREQ信号被确定。如果当前主部件没有确定LOCK(控制)信号以保持对总线的控制，则在来自当前主部件的REQUEST输入被撤消之后，仲裁器根据下一个BCLK脉冲转移到DISABLE(禁止)状态F。在DISABLE状态下，ADEN信号和MRDC，MWTC，IORC及IOWC输出都被撤消。
在下一个BCLK脉冲时，仲裁器10转移到RELEASE BUS(释放总线)状态G，此时BPRO信号被确定，BREQ信号被撤消，使仲裁器可按串行或并行优先级竞争总线，串行还是并行由所用系统而定。BUSYO输出信号也被撤消，表示总线不再为“忙”。
当BUSYO信号被撤消后，仲裁器又转回到IDLE(空闲)状态A。从状态A到状态G，又回到状态A这一完整的总线仲裁周期至少需要五个BLCK周期。一个主部件经常要求重复地访问总线，如在读-修改-写操作期间那样。在这种情况下希望允许一台主部件保持总线访问权，而不要在每次访问总线之后对它进行裁决。这可由主部件通过确定锁定信号实现。一旦主部件获得总线，就可以通过这个信号实现不经裁决而保持对总线的控制。即使另一较高优先级主部件发出访问总线请求，也不需要进行裁决。如果CBRQ功能是由断开图2中的开关SW4来激励的，则除非另一台较高优先级主部件发出访问总线请求，对一个反复访问总线的主部件也可以不进行裁决。
因此，如果主部件获得了总线控制，仲裁器处于ASSERT状态E，而且如果主部件生成了LOCK信号防止其他仲裁器对总线进行裁决，那么当REQUEST信号被撤消时，仲裁器就转移到MASTERIDLE(主部件空闲)状态H。如果没有其他主部件正在要求访问总线，这由输入到仲裁器10的CBREQ被撤消来表示，则仲裁器也将转移到MASTER IDLE状态。在主部件空闲状态下，仲裁器继续确定BUSYO和ADEN信号，而MRDC，MWTC，IORC和IOWC输出信号被撤消。ADEN信号将保持主部件与总线连接，BUSYO信号防止其他任一主部件访问总线。
在主部件通过确定REQUEST输入信号表示要再次访问总线之前，仲裁器将一直保持为MASTER IDLE状态，主部件要求访问总线之后，就再次强迫仲裁器返回到ASSERT状态，此时MRDC，MWTC，IORC或IOWC中的一条线被重新确定，以实现数据传输。只要主部件继续确定锁定信号，或者只要没有其他仲裁器确定CBEQ-0线，仲裁器就在ASSERT状态和MASTER IDLE状态之间连续不断地转移，ASSERT状态和MASTER IDLE状态分别对应于REQUEST信号被确定和被撤消，这就允许一个主部件多次访问总线而不被另一主部件中断。锁定信号一被解除并在CBEQ-0线被确定时，仲裁器将从MASTER IDLE状态或ASSERT状态在下一次BCLK脉冲到来时转移到DISABLE状态。使用MASTER IDLE状态可使主部件重复访问总线而不必在它每次访问之后对它进行裁决，从而避免了裁决所需要的五个额外的BCLK周期。
本发明中的PAL12是由Monolithic Memories公司制造的20R4A型或16R4A型可编程阵列逻辑电路，参见图4，由图部分地说明了PAL包括一个可编程阵列逻辑电路。各种状态输出由一个逻辑电路产生，它包括一个或门50和一个驱动D触发器52的或门，或门50带有来自阵列水平线经过驱动器的许多输入线。触发器的输出Q提供给倒相器54，同时耦合出触发器的倒相输出
Q，经过放大器56给矩阵提供倒相反馈和不倒相反馈输出。触发器D的时钟输入信号是引线62供给的。为了实现PAL逻辑，在水平和垂直导线的所要求的交叉处允许有交点。并且，图4中的阵列要重复几次，这里n是在顺序排列的导线60上给出的状态输出的个数。可以认为图4中的垂直线代表来自顺序排列的放大器(如放大器58)的输入线，以及来自顺序排列的反馈放大器(如放大器56)的反馈线。
下面是Monolithic Memories公司制造的20R4型PAL的熔断连接一览表。
表中符号说明X不熔断熔丝(L，N，O) 一熔断熔丝(H，P，1)O幻路熔丝(L，N，O) O幻路熔丝(H，P，1)熔断熔丝个数＝784在上述熔丝连结图中，PAL输出与水平线的关系如下线 PAL输出9 MRDC10 MWTC24-30 ADEN32-33 BUSYO40 CBREQO48-50 BREQ57 IORD65 IOWR熔丝连结图中垂直线与系统变量关系如下线 系统变量0 /WRITE1 WRITE2 BPRN4 /MEMORY5 MEMORY7 MRD9 LOCK11 MWR12 /REQUEST13 REQUEST15 ADEN
16 /INIT18 /BUSYO19 BUSYO21 BUSY27 BREQ31 IORC35 IOWC38 /CBREQ本发明的总线仲裁器使用一个可编程阵列逻辑电路，在一个低价的密集组件中实现仲裁逻辑。仲裁器允许主部件进行多次总线访问，而在各次访问之间不对总线进行裁决，仲裁器不必作调整就可以按并行或串行优先级分解体制使用。
在对本发明的优先实施方案被说明之后，显然，对于那些本领域的技术人员来说，在各方面都不超出本发明就可以作出许多变型和修改。因此附加的权利要求
应包括属于本发明的实质和范围之内的所有的变型和修改。
权利要求
1.控制主部件对总线进行访问的总线仲裁器，此仲裁器的特点是是包括一个可编程阵列逻辑电路，对它编程使之产生至少一个输出信号，这是为实现一种总线仲裁系统所必不可少的；以及对所述至少一个输出信号进行缓冲的手段。
2.控制主部件对总线进行访问的总线仲裁器，此仲裁器的特点是包括产生并行优先级分解输出信号的装置，在上述仲裁器按并行优先级分解体制使用的情况下，当主部件要求访问总线时，输出信号被确定，以便传输给优先级分解电路;产生串行优先级分解输出信号的装置，当主部件要求访问总线，并且以串行优先级分解体制时它的访问总线的优先级比其他要求访问总线的主部件都高时，输出信号被确定;以及将上述仲裁器可选择地按串行或并行优先级分解体制连接起来的装置。
3.根据权利要求
2中所述的总线仲裁器，其中所述产生并行或串行优先级分解输出信号的装置包括一个可编程阵列逻辑电路。
4.控制第一主部件对总线进行访问的总线仲裁器，此仲裁器的特点是包括产生并行优先级分解输出信号的可编程阵列逻辑电路，在所述仲裁器按并行优先级分解体制使用的情况下，一旦上述第一主部件要求访问总线时，输出信号就被确定，以便传输给优先级分解电路;以及产生串行优先级分解输出信号的装置，每当上述并行信号被确定而输入优先级分解信号未被确定时，上述串行信号都被确定。
5.根据权利要求
4中所述总线仲裁器，它的进一步特点是包括持续确定输入优先级信号的装置，在上述仲裁器是按串行优先级分解体制使用的情况下，当上述第一主部件比其他任何主部件有更高的访问总线优先级时，输入优先级信号被持续确定。
6.权利要求
4中所述总线仲裁器，还包括把上述串行优先级分解输出信号与一外部电路有选择地进行连接或断开的开关装置。
7.权利要求
4中所述总线仲裁器，还包括把上述并行优先级分解输出信号与上述优先级分解电路有选择地进行连接或断开的开关装置。
8.权利要求
4中所述总线仲裁器，还包括持续确定输入优先级信号的手段，在上述仲裁器是按串行优先级分解体制使用的情况下，当上述第一主部件比其他任何主部件有更高的访问总线优先级时，输入优先级信号被持续确定;把上述串行优先级分解输出信号与一外部电路有选择地进行连接或断开的开关装置;以及把上述并行优先级分解输出信号与上述优先级分解电路有选择地进行连接或断开的开关装置。
9.控制第一主部件对总线进行访问的总线仲裁器，此仲裁器的特点是包括一个可编程阵列逻辑电路，对它编程的目的是，一旦上述第一主部件请求访问总线但还没访问时，就确定公共总线请求输出信号，当上述第一主部件获得总线以后，直到检测出一个被确定的公共总线请求输入信号以前，一直保持总线访问权;以及把所述公共总线请求输出信号置位在公共总线请求线上的缓冲装置，以把所述公共总线输出信号作为所述公共总线输入信号，作用到与其他主部件相连的其他仲裁器上，还把所述其他仲裁器所产生的公共总线输出信号作为所述公共总线输入信号，作用到上述仲裁器上。
10.根据权利要求
9中所述总线仲裁器，还包括有选择地确定上述公共总线的开关装置，而不管公共总线请求输出信号是否被上述其他仲裁器所确定。
专利摘要
控制主部件对总线进行访问的总线仲裁器包括，执行仲裁逻辑的可编程阵列逻辑单元，和一组把逻辑单元的输出与控制总线的各种线路连接起来的缓冲器。仲裁器产生总线访问优先级输出信号，该输出信号可按串行或并行总线访问优先级分解方式使用。仲裁器包括一些开关装置，使它的内部连接可按两种方式的任一种进行，而不需要作电路调整。
文档编号G06F13/362GK86102484SQ86102484
公开日1986年10月22日 申请日期1986年4月12日
发明者德莱尔·丹纳 申请人:特克特郎尼克公司导出引文BiBTeX, EndNote, RefMan