专利名称：用于图像处理的模拟延时线的制作方法
技术领域：
本发明涉及金属氧化物半导体(MOS)图像传感器，尤其是涉及一种用于MOS图像传感器的模拟延时线。
集成电路技术已经使计算机、控制系统、通信技术以及成像技术等各个领域发生了巨大的变化。在成像技术领域，电荷耦合装置(CCD)传感器已经使制造成本较低、尺寸较小的手提式摄像机成为了可能。然而，成像所需的固态CCD集成电路的生产难度相对较高，因此其价格也昂贵。另外，由于制造CCD集成电路所采用的工艺和MOS集成电路有所不同，因此成像传感器的信号处理部件通常被设置在一个另外的集成芯片上。这样，一个CCD成像装置就将至少包括两个集成电路一个用于CCD传感器，一个用于信号逻辑处理电路。
在SPIE(摄影仪器工程师协会)和国际光学工程师协会(The InternationalSociety for Optical Engineering)学报Vol.1900，1993卷，第2-14页由E.R Fossum所写的“Active Pixel Sensors-Are CCD’s Dinosaurs (像素点阵激活式传感器-CCD像头是否会成为一个庞然大物”一文中，描述了一些关于CCD技术的其它缺陷。文中是这样描述的“[a]虽然CCDs由于其高灵敏度、高的光量子效率以及较大的幅度而已经成为当前制造成像、光谱仪器的可选方案之一，但众所周知的是，该技术的操作难度很大。其对电荷转换效率近乎完美的需求使得CCD像头(1)射线被“柔弱化”，(2)难以批量生产大尺寸的阵列，(3)与微型装置所需的电子设备芯片化集成工艺不兼容，(4)不易于通过采用其它材料来扩大设备的光谱响应范围，(5)读取速率受限。”对CCD集成电路而言，一种替代性的低成本技术为金属氧化物半导体(MOS)集成电路。不只是成像设备在采用MOS技术后生产成本相对于CCD设备装置有所降低，在其它的特定应用场合，MOS装置的性能也是很优越的。比如说，在MOS装置中的像素元件可以制作的更小，因而可获得比CCD图像传感器更高的图像解析度。
在Kawashima et al.发表于IEDM93-575(1993)上的“一种采用CMOS工艺的1/4英寸规格的250000像素MOS图像放大传感器(A 1/4 Inch Format 250K PixelAmplified MOS Image Sensor Using CMOS Process)”以及由Ozaki et al.发表在IEEE电子设备专刊Vol.38，No.5，1991，5的“一种低噪声线性放大MOS成像装置(A Low Noise Line-Amplified MOS Imaging Devices)”中详细描述了有关MOS成像装置的事例。此外，在Denyer名为“矩阵阵列成像传感器芯片(Matrix ArrayImage Sensor Chip)”的美国专利No.5，345，266中描述了一种MOS图像传感器。在这些出版物中所公开的装置为MOS成像装置设计提供了一种通常的方案。此外，在Parulski发表在IEEE电子设备专刊Vol.ED-32，No.8，1995，8月上的“用于单芯片摄像机的色彩滤镜和处理方法的替代方案(Color Filters and ProcessingAlternatives for One-Chip Cameras)”以及Imaide等在成像技术杂志Vol.12，No.5，1986，10第258-260页上发表的“具有小图像失真的单芯片色彩摄像机(Single-Chip Color Cameras With Reduced Aliasing)”中对于彩色成像装置的MOS解决方案有一定的描述。
在由CCD基础的实施方案向能制造在单块MOS芯片上的MOS基础的实施方案的转换过程中，源于CCD技术的一些概念并没有自然地移置过来。一个例子是和外部CCD-延时线有关的，这样的延时线目前仍然应用在多种图像处理器中，以同时从两行像素获取必要的信号。需要同时处理两行像素与对附加色彩滤镜图案的信号进行处理有关，这将在下文进行详细地介绍。
在大多数固态色彩图像传感器中，使用了一种附加的色彩滤镜图案。用一个色彩滤镜蒙片上的规则图案覆盖像素矩阵，就可使像素矩阵来检测颜色，其中的规则图案被称作色彩滤镜图案。滤光蒙片能够直接制造在传感器上，或者制造在一块透明的基片上，该基片随后被粘接在传感器芯片上。色彩滤光图案可以包括如红色(R)、绿色(G)、蓝色(B)、黄色(Ye)、青色(Cy)以及品红色(Mg)等颜色。当位于该色彩滤光片之下的像素在该色彩滤光片指定颜色的光线照射下，就会发射出信号。这样，红色信号可以从位于红色滤光片下的像素获得，蓝色信号可以从位于蓝色滤光片下的像素获得，依此类推。
然而，某些图像传感器并不能由红色、绿色和蓝色滤过像素来获得标准的红色、绿色和蓝色信号。相反，它们采用混合其它颜色的方法来获得标准颜色。比如说，红色(R)能够根据等式R=(W+Ye)-(G+Cy)来形成，其中的色彩滤光像素信号W=白色、Ye=黄色、G=绿色以及Cy=青色。因而，要进行处理的四个像素信号是从一个由每种像素组成的2×2传感器像素矩阵获得的，而不是从易于扭曲色彩图像的一行1×4像素传感器中获得。但2×2矩阵对于标准的像素扫描方法来说存在一个问题，这是因为标准的方法一次只能扫描一行的像素，而2×2像素却相反，它们来自两个不同行的区域。因此，系统在扫描每一行时并不能立即处理这个数据。而必须等到下一行也被扫描到并获得了它所需要的剩余信息之后，并且必须以某种方式存储来自前一行的数据直到存储完。
在上述的情况中，与色彩信号是来自一个2×2像素矩阵的混合信号的情况相同，与图像色彩相关的色度信号也常常是从两行不同像素的混合信号来获得的。实际上，在许多系统中色度信号都是这样获得的，甚至在那些采用R、G和B三色滤光器来直接获得色彩信号的系统中。因此，在这样的系统中也需要采用某种形式来从两个不同行中获得数据，以便能够进行所需的信号混合处理。
从两个不同行中同时获得数据的标准方法就是采用一条延时线。该延时线将来自某一行的数据进行保持，直到下一行被扫描后获得了所需要的数据。一种简单类型的延时线就是数字延时线。该数字延时线存储了表示某一给定行的像素信号的数字值。数字延时线通常应用在MOS成像装置中。然而，为了采用数字延时线，像素信号在它们被存储在该数字延时线中之前，必须首先被转换成数字值。在图像处理的早期阶段就将该像素信号转换成数字值存在一个问题数模转换处理需要大量的耗电。这一点在某些实施方式的成像装置中是不理想的。
一种数字延时线替代方案是模拟CCD延时线，这种延时线已经应用于最新的CCD装置中。
图1表示了现有技术中一种常用的CCD延时线。如图1所示，来自一个传感器矩阵的信号通过一条信号线V0传输到一条CCD延时线10中。该CCD延时线10对该像素信号延时一段时间，这段时间是这些信号储存于CCD延时线的单元中所需要的。该CCD延时线是这样被控制的在第一行像素信号已经读入到该CCD延时线之后，在第二行第一像素的像素信号通过信号线路V0上读入的同时，在信号线路V1上从延时线中读出第一行第一像素的信号。用这种方式，信号处理电路12同时接收来自两行中相邻像素的信号。这种，如上所述，就可以实现一个适于信号处理的2×2像素矩阵。
在从基于CCD技术到基于MOS技术的发展过程中，曾经寻找过实施该电路的方法，这种方法应能使延时电路容易地制造在一个MOS芯片上。在彩色图像传感器中采用一个外部CCD延时线装置的方案是从过去的CCD技术转借过来的，它必然需要采用设置在电路外部的CCD元件，而这些元件一般要制造在另一块的芯片上，这就另外增加了实施方案的相对复杂性。一个通常的规律是如果完成任务所必须的芯片和集成元件的数目减少，能耗和成本则会降低。本发明致力于设计一种改进模拟延时线，它能够采用MOS技术制造，从而可以和MOS传感器矩阵元件集成在同一块芯片上。
本发明涉及一种用于MOS图像传感器的模拟延时线，它允许同时从两行相邻的像素中读取像素信号，从而可以实现相邻行像素信号的混合处理。该延时线包括一组存储电容、用于选择性地将像素阵列的一行中的信号储存在第一组存储电容中的第一组开关、以及用于选择性地将电容中储存的信号读出的第二组开关。在本发明的一个实施例中，采用了两条延时线，这样来自像素阵列的一行中的像素信号能够被存储在其中的一条，而存储在另一条延时线中的前一行像素信号还可同时被读取出。在本发明的另一个实施例中，采用一条与一个像素延时电路配合使用的单条延时线。在第二个实施例中，正好当来自下一行像素的信号要被读取到延时线中的时刻，延时线中存储的来自前一行的信号刚刚被读取到单像素延时电路中。以这样的方式，单像素延时电路中的像素信号可在下一行的像素信号都被存储在延时线的同时输出，并且都用于信号处理。这样，相邻行中的相邻像素的信号能够同时被读取出，实现了本发明的目的。
所述单像素延时电路包括一组双存储电容；两个输入开关组，用于选择性地将像素信号输入到两个电容中；以及两个输出开关，用于选择性地将先前储存在两个电容中的像素信号读出。与该延时线和单像素延时电路机构一起，还采用各种放大器和缓冲器来有效地传输像素信号电荷。作为MOS图像传感器的一部分，读取机构中的电容、MOS开关、缓冲器以及放大器等很容易被集成在单块芯片上。
参照下文结合附图的详细描述，本发明的上述目的以及许多附带的优点将变得更易于正确评价，同时也变得易于理解。
图1为一种现有CCD延时线的方框图；图2为具有根据本发明的集成了模拟延时线的单片CMOS图像传感器的方框图3为一个6列4行像素阵列的示意图；图4为采用了根据本发明的具有两条模拟延时线的传感器读取机构的方框图；图5为根据本发明的一种模拟延时线的示意图；图6-8表示了图5中的缓冲存储装置器件和放大器件的各种实施方式；图9为一个分时图线，表示了图4中的读出机构的工作过程；图10为根据本发明采用了单条延时线和单像素延时电路的一个读出机构；图11为图10中单像素延时电路的结构示意图；图12为一个分时图线，表示了图1O中读取机构的工作过程。
参看图2，一个单芯片CMOS图像传感器的结构框图包括一个图像传感器阵列101。对图像传感器阵列中的信息读取是通过图2中的外围电路来完成的，而数据的输出是以熟知的NTSC制式进行的。该制式允许电路的输出信号可以通过普通的装置进行传输并显示。
来自传感器阵列101的信号是由一个传感器读取机构201进行处理的。该读取机构是根据本发明形成的。正如将在下文描述的那样，这种新型的读取机构可以通过一个模拟的非CCD类型的延时线装置来同时读取两个不同像素行中的线信号。该传感器读数机构201输出由信号放大器305放大了的线信号SIG1和SIG2。在一个实际的实施方式中，信号放大器是根据Shyu等人的名称为“用于MOS成像阵列的改进的电贺放大器及其制造方法”的美国专利No.5，724，095和Shyu等人的名称为“用于MOS成像阵列的改进的电贺放大器及其制造方法”美国专利No.5，751，189形成的，这两篇专利文献在这里作为参考资料。
由信号放大器305的放大的线信号SIG1＇和SIG＇随后由处理器307进行处理，处理器307进行自动增益控制放大和黑电平校准。来自处理器307的经过处理的线信号SIG1″SIG2″到达色彩矩阵309。该色彩矩阵按照矩阵方程以各种比例将线信号组合在一起并且还进行灰度校正以获得到色彩信号输出，比如绿色(G’)，红色(R’)，蓝色(B’)，或者亮度信号(Y’)。在下文中将用“初级”一词来表示信号已经过灰度校正。红色(R’)和蓝色(B’)色彩输出信号可由两行信号之间的差值函数来获得。亮度信号(Y’)是通过用一个线性矩阵函数将其它信号以各种比例组合形成的。如前面所描述的那样，这些函数需要采用延时线来进行信号处理。执行亮度信号处理的处理器311从色彩矩阵309中读取亮度信号Y’并将信号YH与到AEC(自动曝光控制)检测器317的一个反馈信号一起输出。其中YH信号是指混有高频组分的亮度信号。
色彩信号G’、R’和B’从色彩矩阵309传输到进行色度信号处理的处理器313上，在那里它们被进行处理从而产生出可以由此形成色度信号的信号(R-Y)和(B-Y)。色度信号是通过将两个色彩差分信号(R-Y)和(B-Y)正交调制到一个副色彩载波上而形成的。在另外的系统中，有时是采用I(同步)信号和Q(正交)色差信号而不是(R-Y)和(B-Y)信号来产生色度信号的，尽管后者在普通的摄像机中更为常用。色度信号的相位和振幅分别表示色度和饱和度。
NTSC编码器315从一个视频定时发生器319接收同步控制信号SYNX和空隔信号BLANK，并且还接收FSC、HUE和SATURATION控制信号。来自亮度信号处理器311的YH信号和来自色度信号处理器313的色差信号(R-Y)、(B-Y)被传输到NTSC编码器315上，在那里它们被进行处理以产生输出信号CVBS(混有消隐信号和同步信号的复合视频信号)以及Y+C混合信号。基带亮度信号(Y)与图像的亮度相关，而正交调制色度信号(C)与图像的色彩有关。
进行亮度信号处理的处理器311将一个反馈信号输出到AEC检测器317中，该检测器将一个控制信号输出到执行AEC和AGC(自动增益控制)控制的控制器321中。如所属技术领域所公知的那样，AEC是指自动曝光控制。视频定时发生器319输出定时信号SAMPLE(采样)和PRECHARGE(预加电)，这些信号分别输送到矩阵行控制器151的采样和预加电部分，来控制对图像传感器阵列101的扫描。矩阵行控制器151还包括一个行驱动部件。视频定时发生器319还将一个定时信号输出到执行AEC和AGC控制的控制器321上。该控制器321将控制信号输出到采样定时计数器323和预充电定时计数器325上。采样定时计数器323和预充电定时计数器325分别被连接到矩阵行控制器151的采样和预充电部分上。图像传感器阵列101是由矩阵行控制器151、行校准单元153和列校准单元155控制的。
如上所述，希望传感器读数机构201能以这样的方式从两个不同的行中读取两线信号可获得两行数据中的所需部分，以便在适当的时刻进行处理。现有技术中的装置是采用数字或CCD延时线来实现这一目的。如上面所描述的那样，采用数字延时线的一个问题是需要较高的能耗来执行模数转换。采用CCD延时线的一个问题在于它要设置在MOS图像传感器的外部，而这将增加芯片的数量以及实施的复杂性。因而，需要一种结构，它能够很容易地与MOS传感器阵列制作在同一个芯片上，并且能够在一个特定的处理间隙内从两个不同的像素行中读取所需要的信号。
现在参看图3，图中表示了由本发明的读取机构进行读取的一个传感器像素阵列。该像素传感器矩阵101包括6列4行像素103。如图所示，图3中由四个像素组成的像素块中的每个像素被指定对应了四种颜色CLR1、CLR2、CLR3或者CLR4中某一色。在一个实施例中，颜色CLR1和CLR4的是相同的(绿色)。
在图3所示的实施例中，像素的第一列具有像素103A到103D，第二列具有像素103E到103H，依此类推直到第6列具有像素103U到103X。每一像素行是由像素控制信号P1、P2、P3和P4控制的。第一行中的所有像素103A、103E、103I、103M、103Q和103U都是由像素控制信号P1控制的。在第二、第三和第四行中的像素分别是由像素控制信号P2、P3和P4控制的。
六个列放大器105，每个放大器对应于图3中所示出一列像素。每一个列放大器是由一个列选择信号Y1到Y6控制的。因此第一列放大器是由列选择信号Y1控制的，第二列放大器是由列选择信号Y2控制的，依此类推直到第六个列放大器是由列选择信号Y6控制的。所有6列放大器的输出都连接到一个信号线SIG1上。信号线SIG1延伸到一个点“A”，这将在下文参照图4进行说明。
图4表示了一个根据本发明的读取机构201A。如图所示，读取机构201A包括两条根据本发明的延时线211和212。这种结构描述了本发明从两行像素中同时读取两线信号、从而在特定的处理间隔内从两行中读取所需数据的方法。
如图4所示，在点“A”处信号线SIG1和写开关W1和W2连接在一起。读开关W1将信号线SIG1连接到延时线211的输入端。延时线211的输出211通过一个读开关R1连接到一个缓冲器220的输入端上。
信号线SIG1还通过一个读开关W2连接到一个延时线212的输入端上。延时线212的输出端通过一个读开关R2连接到缓冲器220的输入端上。缓冲器220的输出端和信号线SIG2相连。读取机构201A的两个输出信号因此就是信号线SIG1和SIG2中的信号。
如将在下文更详细地描述的那样，设置图4的读取机构201A的目的在于对像素信号的输出进行一个延时，因而，正从像素行读取的信号能够与来自前一行的像素信号同时进行处理。这样，信号线SIG1就载有当前像素行的信号，而信号线SIG2载有前一像素行的信号。使用两条延时线211和212可以使一条延时线存储来自当前行的像素信号，而另一条延时线是用来读出前一行所存储的像素信号。图4中读取机构的所有操作将参照图9中的分时图线进行更详细地描述。
图5示意表示了图4中延时线211的一种实施方案。延时线212类似于延时线211，除了延时线212的开关和电容采用了不同的标号来指代之外，其它都类似，关于这点将在下面更详细地描述。如图5所示，延时线211的输入端通过一个元件214连接在W1A至W1F一组六个开关上。六个开关W1A至W1F中的每一个分别连接在六个电容C1A至C1F中的一个的一侧。电容C1A至C1F的另一侧接地。六个电容C1A至C1F通过六个元件216分别连接到在一组开关R1A至R1F上。六个开关R1A至R1F中的每一个分别将六个电容C1A至C1F中连接到元件218上。元件218的输出端就是延时线211的输出端。
图6A和6B描述了图5中的元件214的一个实施例。如图6A所示，元件214包括一个具有输入端和输出端的缓冲器215。如图6B所示，缓冲器可包括一个MOS开关元件M14。如图6B中所示，MOS开关件M14的源极连接在电源VDD上的，而它的门极则连接在缓冲器215的输入端上的，而漏极作为输出端。
图7A至图7C表示了元件216的各种实施例。如图7A所示，在一个实施例中，元件216a只是一段普通的导线217a。在图7A中的实施例中，元件216仅仅是将电容C1与开关R1连接在一起的一段延长导线。如图7B所示，在另一个实施例中，元件216b包括一个缓冲器217b。缓冲器217b类似于前面对应于图6A和图6B描述的缓冲器215。图7C描述了元件216的另一个实施例。如图7C所示，元件216c包括一个缓冲器217c，其偏置量通过一个控制信号Vos进行调整。缓冲器217c的输入端通过一个复位开关RST1连接在一个基准电压Vref上。
图8A至8C给出了图5中部件218的各种实施例。如图8A所示，在一个实施例中，部件218a包括一个运算放大器219a。运算放大器219a通过一个反馈电容C18使其反相输入端与其输出端相连。一个补偿开关EQ还将运算放大器219a的非反相输入端与其输出端相连。运算放大器219a的正相输入端连接在一个参考电压Vref上。如图8B所示，在另一个实施例中，部件218b包括一个缓冲器219b。如图8C所示，在另一个实施例中，部件218c包括一个运算放大器219c。部件218c的输入端通过一个电容C19与运算放大器219c的反相输入端相连。运算放大器219c的正相输入端连接在一个参考电压Vref上。运算放大器219c的反相输入端还通过一个电容C20与其输出端相连。在运算放大器219c的反相输入端和输出端之间还连接有一个补偿开关EQ。
具体采用图7和8中所示的部件216和218各种实施例的那一种取决于所采用的像素类型以及适当的像素信号处理。在一个实施例中，图7A和8A的实施方式被采用来一起工作，在另一个实施方式中图7B和8B的实施例被一起采用，而在又一个实施方式中却采用了图7C和图8C的实施元件。通常，当像素103是无源像素的时候，元件倾向采用电荷放大器，而如果像素103是有源像素，那么元件倾向于采用电压缓冲器或电压放大器，或者如图7A中实施例所示的普通导线。
图7和8中的各种实施例而言，每一种设计都具有特定的优点。举例来说，在图7B和8B所示的实施例中，为延时线211的中的存储单元电容设置了一个放大器。这种设计可有效地消除延时线211和部件218中相对较大的寄生电容。换句话说，因为所有延时线211的开关都连接在同一点上的，所以存在有相对较大的寄生电容。这种相对较大的寄生电容能够引起系统响应缓慢。通过为每一个存储单元电容设置一个放大器，该放大器能够将电压十分迅速地加在寄生电容上。因此，可以提高系统的整体速度。
对于图7A和8A的实施例而言，这种设计的一个优点在于相对简单的设置，这就只需要较少的部件和连接件。因此，产生出一种更小更便宜的电路。另外，还不用担心在为每一个电容采用多个放大器的时候出现的失配现象。
图7C和8C的实施例有助于消除在多个放大器之间出现失配的顾虑。举例来说，如果在一行中有640个像素，那么就需要640个放大器部件，在它们之间会有高达几十毫伏的失配。图7C和8C的实施例的实施方式可以提供双相关采样，并且提供一个用于双采样的参考电压，该电压还用于噪音信号消减，这就使得列与列之间的电压失配减小。
图4和5中所示的读取机构201A的工作过程由图9所示的分时图线来说明。通常，虽然图9的分时图线表示像素信号几乎是在瞬时被传输的，但要说明的是由于电容的充电和类似的现象，这样的信号传输实际上涉及一个过渡周期，但这在图中没有表示出。另外，尽管在图中表示信号存在了一个特定的时间段，但要说明的是所指代的信号不必在所示的整个时间段中都保留在信号线中，这样表示只是为了说明似乎每一个电容的电荷量都已经被转移到信号线路SIG2中了。还要说明的是在一个实际的实施方式中，在信号之间可能有间隔，这样就会出现中间处理过程，这些中间过程例如为将电容、放大器、缓冲器的信号电平复位到一个理想的设定值上。
如图9所示，在一个时间段1的开始时刻，像素控制信号P1为高电位，图3中的列选择开关Y1、图4中的写开关W1以及图5中的写开关W1A同时也为高电平。因此，来自像素103a的像素信号传到信号线路SIG1中并被存储在电容C1A。类似地，在时间段1中的下一次的时间步长中，列选择信号Y2和写开关W1B的同时到达高电位，从而读将信号线路SIG1中像素103e的信号读出，同时将该信号存储在电容C1B中。持续进行这一过程来读出分别存储在电容C1C、C1D、C1E、C1F中的像素103i、103m、103q和103u的信号。一旦第一行的所有像素的信号已被读出，则控制信号P1和写开关W1被置于低电位，标志第一行像素的读取过程结束。
如在前面参照图4描述的那样，延时线212除了开关和电容在指代上不同之外，其它都类似于延时线211。更详细地说，延时线211的写开关被标识为开关W1A至W1F，而延时线212的写开关用开关W2A至W2F指代。同样地，延时线212的电容用C2A至C2F表示，读取开关用开关R2A至R2F表示。如下文所描述的那样，图9的分时图线中采用了这些指代。
在时间段2中，第二行像素的控制信号P2、写开关W2的控制信号以及读开关R1的控制信号都在同一时刻被置于高电位。控制信号P2和写开关W2的控制信号为高电位标志着第二行像素要被写入图4的延时线212中。读取开关R1的控制信号为高电位标志着在时间段1期间存储在延时线211中的第一行像素的像素信号将从信号线路SIG2上被读出。如图9所示，列选择信号Y1和读取开关R1A、写开关W2A的控制信号同时转向高电位。因此，在时间段2的这个时间步长期间，第二行第一像素103b的信号被读取到信号线路SIG1上，并被存储到延时线212的电容C2A中。同时，读取开关R1A的控制信号先前存储在电容C1A中的像素103a的像素信号从信号线路SIG2读取出来。以这样的方式，第一行像素103a和第二行像素103b的信号就同时分别在信号线路SIG1和SIG2上被读取出来，实现了本系统的目的。
同样地，在时间段2期间的下一个步长中，列选择信号Y2和读取开关R1B、写开关W2B的控制信号同时被置于高电位。写开关W2B的控制信号位高电位使得第二行中第二像素103f的信号被写入到延时线212的电容C2B中。同时，读取开关R1B使得先前存储在电容C1B中的第一行第二像素103e的信号被读取到信号线路SIG2上。因此，第一和第二行像素103e和103f的信号在同一时刻分别输送到信号线路SIG1和SIG2上，实现了本系统的目的。
在时间段2期间一直持续这个过程，从而将第二行中剩余的像素103j、103n、103r和103v的信号分别存储到电容C2C、C2D、C2E和C2F中。且在这些信号被输送到信号线路SIG1上的同时，第一行相邻像素103i、103n、103q和103u的信号分别被从电容C1C、C1D、C1E、和C1F中读取到信号线路SIG2。因此，来自像素103I的信号和像素103j的信号被同时读出，随后是像素103m和103n的信号被同时读出，然后是像素103q和103r的信号，最后是像素103u和103v的信号被读出。当第二行所有像素的信号都被读取出来之后，第二行的控制信号P2转为低电位，这就标志着时间段2期间的像素读取过程结束。写开关W2和读取开关R1的控制信号也同时转向低电位。
在时间段3中，同样执行这一过程来读出第三行像素103c、103g、103k、103o、103s和103w的像素信号。在这些信号被读出时，在先前时间段2内被存储到电容C2A至C2F中的第二行对应相邻像素的信号被读出。在这种方式下，信号线路SIG1和SIG2同时分别保留了第三和第二行中相邻像素的信号，实现了本系统的目的。在时间段3的像素读取过程结束时，控制信号P3和写开关W1、读取开关R2的控制信号同时转向低电位。如在图9的分时图线中控制信号P3的左侧表示的那样，写开关W1和读取开关R2控制信号的符号表示在括号中，这些信号只是在时间段3期间随着信号P3的转换而转换。在其它时间段内信号W1和R2的转换独立于控制信号P3(比如，在时间段1期间写开关W1和读取开关R2控制信号是与控制信号P1同时转换的)。
在时间段4期间，同样执行这一过程来将第四行像素的信号存储在第二延时线212中，同时将先前存储在第一延时线211中的第三行像素的信号读出到信号线路SIG2上。在这种方式下，第四和第三行像素的信号分别在信号线路SIG1、SIG2上被同时读出，实现了本系统的目的。
图10描述了图2中的读取机构201的另一个实施例。如图10所示，读取机构201B包括一条延时线211和一个单像素延时电路230。信号线路SIG1在点“A”和延时线211的输入端相连。延时线211的输出端与单像素延时电路230的输入端相连，并且单像素延时电路230的输出端与信号线路SIG2相连。从而读取机构201B的输出端就是信号线路SIG1和SIG2。
图11给出了所述的单像素延时电路230的一个示意图。如图11所示，该单像素延时电路的输入端230与一个写开关W3A相连。写开关W3A将输入端连接到电容C3A的一侧和部件232的一个输入端上。电容C3A的另一端接地，部件232的输出端连接到读开关R3A上，部件236的输出端就是所述单像素延时电路230的输出端。
连接在所述单像素延时电路上的还有一个写开关W4A。开关W4A将输入端连接到电容C4A的一端和部件234的输入端上。电容C4A的另一端接地。部件234的输出端与一个读开关R4A相连。读取开关R4A将部件234和部件236的输入端接通。
在图12的分时图线中对图10的读取机构201B和图11的单像素延时电路的工作过程进行了说明。图12的分时图线中具有和图9类似的一些部件。如图12所示，在时间段1期间，用于选通第一行像素103a至103u的控制信号为高电位。同时，列选择信号Y1和图5中的写开关W1A的控制信号也转向高电位。这样，第一行第一像素103a的信号就被读取到信号线路SIG1上，并被存储在延时线211的电容C1A中。在时间段1期间的下一个步长中，列选择信号Y2和图5中的写开关W1B的控制信号转向高电位。这就使得第一行第二像素103e的信号被读到信号线路SIG1上，并且也被存储在图5的电容C1B中。持续执行这一过程直到第一行剩余像素103i、103m、103q和103u等的信号都被读到信号线路SIG1上且被存储到延时线211的电容C1C、C1D、C1E和C1F中。尽管表示的开关R1A至R1F和W3A、W4A、R3A和R4A在时间段1期间也进行转换，但它们不对信号线路SIG1和SIG2上的像素信号产生任何作用，直到时间段2到来时情况才发生改变。
在时间段2期间，在第一个时间步长内，读取开关R1A和写开关W3A、读取开关R4A的控制信号转为高电位。这就使得先前存储在延时线211的电容C1A中的第一行第一像素103a的像素信号被传输并存储到单像素延时电路230中。在下一个步长期间，列选择信号Y1和写开关W1A的控制信号转向高电位。这使得第二行第一像素103b的信号被读到信号线路SIG1上，并也被存储在延时线211的电容C1A中。应该注意的是，在这个时间步长内，对第二行第一像素103b信号的存储过程需要先将在时间段2的前一次时间步长内存储的第一行第一像素103a的信号从电容C1A中清除掉。换句话说，在第二行像素103b的信号能被存储到电容C1A之前，必须先把第一行像素103a的信号清除出去。
同样地，在同一步长期间，必须要把第一行的第二像素103e的信号从电容C1B中清除出去，这样才能使第二行第二像素103f的信号在下一个步长中存储到电容C1B中。这个过程是通过写开关W4A和读取开关R1B的控制信号同时转向高电位来完成的，从而使得第一行第二像素103e的像素信号从电容C1B转移到电容C4A中。同时，读取开关R3A的控制信号转为高电位，从而将先前存储在电容C3A上的第一行第一像素103a的像素信号读到信号线路SIG1上。以这样的方式，在第二行第一像素103b的信号被读到信号线路SIG1上的同时，第一行第一像素103a的信号在信号线路SIG2上被读取出来。这样，相邻行中像素的信号是被同时读取出的，实现了本系统的目的。
这个过程在时间段2期间一直持续，在这个时间段内，第一行剩余像素103e、103i、103m、103q和103u的信号从先前在延时线211的电容C1B、C1C、C1D、C1E和C1F中的存储位置转移到单像素延时电路230的电容C4A或C3A中的一个中。接着，每一个信号被从该单像素延时电路230转移出到信号线路SIG2中。如上所述，在第二行剩余像素103f、103j、103n、103r和103v的信号被存储在电容中之前，电容C1B、C1C、C1D、C1E和C1F中的信号必须先被转移出去。
因此，所述的单像素延时电路起到了像素信号临时存储器的作用，以将它们保持一个时间步长，在此期间第一行像素信号被转移出延时线211，之后被读出到信号线SIG2中，同时第二行像素的两个信号都被存储在延时线211的电容中，并被读出到信号线路SIG1上。以这样的方式，在第一行像素103a、103e、103i、103m、103q和103u的信号读到信号线路SIG2上的同时，对应的相邻像素103b、103f、103j、103n、103r、103v的信号被读到信号线路SIG1上。在这种方式下，第一行像素的信号与第二行相邻像素同时被读出，实现了本系统的目的。在时间段3、4内的过程类似，分别同时读取行2、3相邻像素的信号和随后同时读取行3和4的像素信号。
尽管上文对本发明的最佳实施例进行了描述和说明，但可理解的是在不脱离本发明的范围和核心思路的情况下可有多种变型。举例来说，虽然本发明描述了从相邻行的像素中同时读取像素信号的情况，但是本发明也可以类似地每隔一行地同时读取像素信号。这样的工作过程出现在偶数区域和奇数区域的读取操作中，如在名称为“具有两个或多个线性读取电路和高灵敏度隔行色彩扫描电路的单芯片彩色CMOS成像传感器”、申请日为1998年7月7日的系列申请No.09/110，897中所公开的那样，该申请在本文作为参考资料。类似地，可以使一个给定行中的每隔一个像素的像素信号连接在一条公共的信号线路上，而不是一个给定行中的每一个像素都连接在一条公共信号线路上。因此，本发明不应该只局限于上述的最佳实施形式，而是由后面的权利要求进行限定。
权利要求
1．一种读取机构，包括一条用于一个MOS图像传感器的模拟延时线，其中的MOS图像传感器具有一个由按行和列组织的多个单独像素形成的像素矩阵，该读取机构还包括一条与所述像素矩阵的多个列连接的第一公共信号线路，用于接收这些列中所选择像素的像素信号；以及一条与该第一公共信号线路相连的第一延时线，用于接收和存储像素信号，该第一延时线包括一条与所述第一公共信号线路相连的输入线路；一条与第二公共信号线路相连的输出线路；和输入线相连的第一组写开关，第一组写开关平行设置并至少有某一列的一个开关连接到所说的第一公共信号线上；第一组存储电容，该第一组存储电容具有至少一个与所述写开关相关的电容，所述写开关按顺序接通以便顺次将一行像素中的各个像素信号写入到所述第一组电容的每一个电容中去；第一组读取开关，用于选择性地将第一组存储电容中的像素信号读取到所述的输出线路上去。
2．如权利要求l所述的读取机构，还包括一条与所述第一公共信号线相连的第二延时线，用于接收和存储像素信号；第一和第二初级写开关，用于将第一和第二延时线的输入端分别连接到第一公共信号线上；以及第一和第二初级读开关，用于将第一和第二延时线的输出端分别连接到第二公共信号线上。
3．如权利要求l所述的读取机构，还包括一个连接在第一延时线的输出端和第二公共信号线之间的像素延时电路，该像素延时电路包括第二组存储电容，用于交替地存储第一延时线输出的像素信号；连接在第一延时线的输出端上的第二组写开关，该第二组写开关交替地将第一延时线输出的像素信号写到所述第二组存储电容的每一个电容中；以及连接在所述第二公共信号线上的第二组读取开关，用于交替地将像素信号从第二组存储电容读取到第二公共信号线上。
4．如权利要求l所述的读取机构，其特征在于其中的第一延时线还包括一个连接在第一公共信号线和输入线之间的缓冲器。
5．如权利要求l所述的读取机构，其特征在于其中的第一延时线还包括一个第一组读取缓冲器，每个读取缓冲器被连接到第一组电容的某一存储电容和第一组读开关的某一读开关之间。
6．如权利要求l所述的读取机构，其特征在于所述第一延时线还包括一个连接在所述延时线的输出端和所述第二公共信号线之间的电荷放大器。
7．一种用于同时处理来自两行MOS图像传感器的模拟信号的方法，其中的MOS图像传感器具有一个由按行和列组织的多个单独像素形成的像素矩阵，所述方法包括下列步骤(a)从所述像素矩阵中读取信号，并将所说像素矩阵第一行中所选择的多个像素的每个单独像素中的模拟像素信号通过所说的第一公共信号线传输到一个读取机构，该读取机构为第一行所选择的每个像素至少设置了一个单独的存储单元，所说的存储单元设置在所说像素之外，并且将该模拟像素信号存储在该存储单元中；(b)从所述像素矩阵中读取信号，并将所述像素矩阵第二行所选择的多个像素的每个单独像素中的模拟像素信号通过所述第一公共信号线传输到一个读取机构，该读取机构为第二行所选择的每个像素至少设置了一个单独的存储单元，所说的存储单元设置在所说像素之外，并且将该模拟像素信号存储在该存储单元中；以及(c)在第二行所选择的多个选择像素的模拟像素信号被从像素阵列读出并储存在储存单元的同时，先前储存在储存单元中的第一行所选择的模拟像素信号从读出机构读出。
8．如权利要求7所述的方法，其特征在于所述存储第一行所选择像素的模拟像素信号的存储单元包括第一组存储单元，所述存储第二行的所选择像素的模拟像素信号的存储单元包括第二组存储单元。
9．如权利要求8所述的方法，其特征在于，所述第一和第二行所选择的像素是彼此相邻的，并且所述的两行中基本相邻像素的模拟像素信号是同时被读取出来的。
10．如权利要求8所述的方法，其特征在于该像素矩阵还包括第三行所选择的像素，并且其中在第一行所选择像素的模拟像素信号已经被从第一组存储单元中读取出来之后，将来自第三行所选择像素的模拟像素信号被存储在第一组存储单元中。
11．如权利要求7所述的方法，其特征在于用来存储第一行模拟像素信号的存储单元与用来存储第二行模拟像素信号的存储单元是同一组储存单元，并且其中的像素信号被从所述存储单元中读取出来之后，就被暂时地存储在一个像素延时电路中。
12．如权利要求11所述的方法，其特征在于第二行像素的模拟像素信号是在第一行像素的模拟像素信号被从像素延时电路中读取出来的同时从像素矩阵中读取出来的。
13．如权利要求12所述的方法，其特征在于第一和第二行像素是彼此相邻的，并且其中两行中基本相邻像素的模拟像素信号是同时被读取出来的。
14．一种用于MOS图像传感器的读取机构，该图像传感器具有一个由按行和列组织的多个单独像素形成的像素矩阵，该读取机构还包括(a)与像素矩阵的多列相连的第一公共信号线，用于接收来自所述像素矩阵的列中像素的像素信号；(b)为多个列中的每一列设置了至少一个电容的第一组存储电容；(c)与第一公共信号线相连的第一组开关，用于选择性地将像素矩阵第一行中的各个像素中的信号传输到第一组存储电容中，每个开关顺序接通，以将第一公共信号线按顺序连接到每一个存储电容上，从而将该行的每一个所选择像素的信号传输到每一个存储电容中去，从而在该过程结束时，该行中每一个像素的信号都被存储在该组存储电容的至少一个电容中；(d)第二条公共信号线，用于接收所述存储电容中的像素信号；以及(e)第二组开关，用于从所述存储电容选择地将信号读取到第二公共信号线上。
15．如权利要求14所述的读取机构，还包括第二组存储电容，为各列像素设置了至少一个电容；与所述公共信号线相连的第三组开关，用于选择性地将像素矩阵第二行的多个像素中的信号传输到所述第二组存储电容中，每一个开关顺次将第一公共信号线和第二组存储电容中的每一个存储电容接通，从而将该行每一个选择像素中的信号传输到每一个存储电容中，从而在该过程结束时，第二行中每一个像素的信号都被存储在第二组存储电容中的至少一个电容中；以及第四组开关，用于从第二组存储电容中选择性地将信号读取到第二公共信号线上。
16．如权利要求15所述的读取机构，其特征在于，所述第二组开关在所述第三组开关顺序工作的同时也顺序进行工作，这样在第二行像素的像素信号在第二组存储电容上被提取出来的同时，来自第一行像素的像素信号就从第一组存储电容中被读取到第二公共信号线上。
17．如权利要求15所述的读取机构，其特征在于，所述像素矩阵包括一个在每一列中具有一个像素的第三行，该列与第一公共信号线相连，所述第三行的模拟像素信号通过第一组开关选择地按顺序传输到第一组存储电容中。
18．如权利要求14所述的读取机构，还包括一个与所述第二公共信号线相连的像素延时电路，该像素延时电路包括第二组存储电容，用于暂时存储从第一组存储电容中读取出来的像素信号；第三组开关，用于选择性地将第二公共信号线连接到第二组存储电容上；一条第三公共信号线；以及第四组开关，用于选择性地将第二组存储电容连接到第三公共信号线上。
19．一种用于MOS图像传感器的读取机构，该图像传感器具有一个由按行和列组织的多个单独像素形成的像素矩阵，该读取机构还包括(a)一条与所述像素矩阵的多个列相连的第一公共信号线，用于传输像素矩阵中的信号；(b)具有至少一个电容与所述像素矩阵相连接的第一组存储电容；(c)第一组开关，用于选性择地将矩阵列按顺序连接到第一公共信号线上，以便在一个最初的时间段期间，将所述像素第一行的模拟信号顺序传输到第一组存储电容中，在随后的时间段内，第一组开关选择性地将各列按顺序连接到第一公共信号线上，以便在后一个时间段内将像素矩阵第二行的模拟信号传输到第一组存储电容中。
20．如权利要求19所述的读取机构，还包括第二组存储电容，该第二组存储电容具有至少一个电容与所述像素矩阵的每一列相连，所述第一组开关选择性地将各列按顺序连接到第一公共信号线上，以便将像素矩阵第三行的模拟信号按顺序输出到第二组存储电容中，该第三行像素中每一个单独像素的模拟信号顺次被存储到第二组存储电容的至少一个存储电容中。
21．如权利要求20所述的读取机构，还包括第二组并联的开关，用于选择性地将所述第一公共信号线连接到所述第一组存储电容上；第三组并联的开关，用于选择性地将所述第一组存储电容连接到所述第二组存储电容上；一条第二公共信号线；第四组并联的开关，用于选择性地将所述第一组存储电容连接到所述第二公共信号线上；以及第五组并联的开关，用于选择性地将所述第二组存储电容连接到所述第二公共信号线上。
22．如权利要求19所述的读取机构，还包括一个与所述第一组存储电容相连的像素延时电路，用于从所述第一组存储电容中读取出像素信号，该像素延时电路在第二行像素的模拟像素信号被读到第一组存储电容中的同时，将第一行模拟像素信号输出。
全文摘要
本发明涉及一种用于彩色CMOS图像传感器的模拟延时线,它兼容MOS工艺技术。本发明能够从两行像素中同时读取像素信号,以便获得由不同行信号组合的混合信号。该延时线包括一组存储有像素信号的存储电容,以及一个用于将像素信号依次写到电容中的装置。被存储的模拟像素信号可以在适当的时刻从延时线中读取出来,以便可以与来自相邻的不同行像素的像素信号进行组合。在一个实施例中,采用了两条延时线,从而在一个当前行的像素信号被写入一条延时线的同时前—行的像素信号可从另一条延时线中读取出来。
文档编号G11C27/04GK1288220SQ0011881
公开日2001年3月21日 申请日期2000年5月6日 优先权日1999年9月15日
发明者H·杨, X·何, D·陈 申请人:全视技术有限公司