专利名称：具分时充电架构的承受机处理内存的制作方法
技术领域：
本发明是涉及在一半导体随机处理内存(RAM)，特别是指一具分时充电架构的随机处理内存。
公知具充电架构的随机处理内存，如
图1所示，其包括内存数组10，该内存数组由MXN个记忆单元20；复数条字符线50；复数条位线40；复数个上牵组件30；复数个检测放大器60。上述公知随机处理内存进行读取任一个记忆单元20时，必须先由上牵组件30对所有位线40充电至高电位后，然后选择字符线50读取记忆单元20内的值，最后再由检测放大器60检测出电位，并以高电位或低电位来分别表示储存于记忆单元20的1或0的位值。当公知随机处理内存在上述充电过程时，将会有一瞬间电流I流过寄生电阻R及寄生电感L，因此在电源电压Vdd与芯片内部电压Vddi会产生一瞬间电压降，此瞬间电压降如果太大，并伴随机处理内存内部的噪声(Noise)，其将会使电路出错，而影响读取位值的正确性。
本发明提供一种具分时充电架构的随机处理内存，以解决公知随机处理内存的瞬间电压降问题，使随机处理内存的错误降低，以增加可靠度。
为达到本发明的上述目的，本发明提供一种具分时充电架构的随机处理内存，其包括内存数组，该内存数组由MXN个记忆单元组成的M列N行的数组；复数条字符线，该字符线与相同一列连接复数个该记忆单元；复数条位线，该位线以相同一行连接复数个该记忆单元；复数个上牵组件，其具有一位线端、一电压端及一控制讯号端，该位线端以相同一行连接该位线及复数个该记忆单元，该电压端连接一电压源，该控制讯号端连接一控制讯号；一复数个检测放大器，该检测放大器以相同一行连接该位线；连接至各个该上牵组件的各个控制讯号是以彼此不同时段出现高电位周期，以对该上牵组件导通而对该位线充电。
当控制讯号为高电位时代表上牵组件导通而对位线充电，由于是不同时间打开，不同时间关闭，因此本发明对于充电产生的瞬间电压降也因而分散在不同的时间，所以整个总瞬间电压降减少。本发明具有分时充电架构的随机处理内存比公知随机处理内存有较低电源噪声，可增加电路的稳定性，提高读取位值的可靠度。
由于本发明的分时充电架构充电特征，本发明对于低电压或杂音较大的电源的工作环境，也可提供增加随机处理内存电路正常工作的稳定，此为本发明所伴随的效果。
为使本发明的上述目的能更明显易懂，下文特举一较佳实施例，并配合所附附图，作详细说明如下图1是为公知具充电架构的随机处理内存的方块图。
图2是为本发明具分时充电架构的随机处理内存的方块图。
图3是为图2中对于本发明中上牵组件分时导通的时序图。
图中1 MXN记忆单元的内存数组3 上牵组件4 位线5 字符线6 检测放大器如图2所示，本发明包含一MXN记忆单元的内存数组1、复数个连接至同一列记忆单元的字符线5、复数个连接至同一行记忆单元的位线4及复数个上牵组件3，其中每一个上牵组件3进一步包含一字符线端、一电源端及一控制讯号端。
每个上牵组件3，其具有三个连接端，其分别为连接电压源Vdd的电压源端、连接相同一行位线的位线端及连接控制讯号pchx(x代表1，2，3，…)的控制讯号端，该上牵组件3与上述本发明实施例的典型各电路组件构成本发明随机处理内存。当上牵组件被导通时，电压源Vdd对连接至上牵组件位线端的位线充电至高电位，然后选择字符线5读取记忆单元2内的值，最后再由检测放大器6检测出电位，以高电位或低电位来分别表示储存于记忆单元2的1或0的位值。
如图3所示，由于各个上牵组件3控制讯号端分别连接pch1、pch2、pch3、…pchk控制讯号，而pch1、pch2、pch3、…pchk控制讯号是依时间顺序先后，以高电位相同周期讯号，分别使对相应的上牵组件3导通及关闭，而使电压源Vdd分别对相对应的位线4分时充电，由于上牵组件3是不同时间打开，不同时间关闭，因此对于充电产生的瞬间电压降也因而分散在不同的时间，所以整个总瞬间电压降减少。
虽然本发明已以一较佳实施例公开如上，然其并非用以限定本发明，任何熟悉此技术人士，在不脱离本发明之精神和范围内的修饰和润色，均应视本发明权利要求保护范围限定之内。
权利要求
1.一种具有分时充电架构的随机处理内存，其包括内存数组，其由MXN个记忆单元组成M列N行的数组；复数条字符线，其连接相同一列的复数个该记忆单元；复数条位线，其连接相同一行的复数个该记忆单元；复数个上牵组件，其具有一位线端、一电压端及一控制讯号端；复数个检测放大器，其连接相同一行的位线；其中，连接至各个该上牵组件的各个控制讯号是以彼此不同时段出现高电位周期，使该上牵组件导通而对该位线充电。
2.如权利要求1所述的随机处理内存，其中，该控制讯号是以依时间顺序先后的相同周期高电位讯号，使上牵组件导通。
3.如权利要求1所述的随机处理内存，其中，该记单元连接至相同一行的位线端，该电压源连接至电压端，该控制讯号连接至控制讯号端。
全文摘要
本发明涉及一分时充电架构的随机处理内存,使其因充电时所产生的瞬间电压降问题得以解决,使电路出错的机率降低,以提高读取位值的可靠度。在本发明实施例,是依时间顺序先后,以高电位相同周期的充电方式,导通上牵组件而对位线充电,因此对于充电产生的瞬间电压降分散在不同的时间,所以整个总瞬间电压降减少。
文档编号G11C7/00GK1372266SQ01109218
公开日2002年10月2日 申请日期2001年2月26日 优先权日2001年2月26日
发明者廖敏顺, 刘鸿志 申请人:矽统科技股份有限公司