专利名称：双位沟槽式栅极非挥发性快闪存储单元及其操作方法
技术领域：
本发明涉及一种双位沟槽式栅极非挥发性快闪存储单元及其操作方法(Non-Volatile Memory)，尤指一种具有双位沟槽式栅极的闪存(FlashMemory)及其操作方法。
由于闪存具有电性可擦写资料的非挥发性存储器功能，所以普遍被使用在如便携式电脑或通讯设备等信息电子产品中。而一般闪存存储单元结构又可根据其栅极形状不同略分为堆叠栅极型(tacked gate type)或分离栅极型(split gate type)两大结构。
不管是何种结构都是将存储单元(memory cell)以适合本身操作方式的阵列(Array)排列，并多用来储存单一位的资料。在这阵列中的每一个存储单元都是在N型或P型的硅基体中形成源极(source)与漏极(drain)，然后在源极与漏极区域之间形成薄穿隧介电层(tunneling dielectriclayer)，并且在绝缘层上形成浮动闸(floating gate)，用来储存电荷，以及形成用来控制资料存取的控制闸，在浮动闸与控制闸之间有介电层隔离。此种存储器阵列操作需要场氧化层或沟槽式绝缘层来分离存储单元；且为了提高闪存程序化写入、和擦除资料的效率，需要较大面积的单位存储器细胞才能得到高电容耦合比，故其单位存储单元的面积将过于庞大，而无法有效提高其存储单元的布置积集密度。
为此，有另外一种存储单元，如美国专利第6011725号，以一种可电擦除且可编程只读存储器(Electrically Erasable Programmable ROM；EEPROM)的非挥发性存储器为例，如
图1所示，此具有双位结构的存储单元在一半导体基体1中形成有一源极12及一漏极14，并在二者间的基体10内形成一通道16，在该基体10表面上依序形成有氧化层(SiliconDioxide)18、捕捉层(例如氮化硅)20、氧化层22，及一设在该氧化层22表面的栅极24。此存储单元以热电子射入的方式在通道16中进行编程写入。以右位为例，源极12接地，提供电压给栅极24和漏极14时，电子被充分加速提升能量而射入靠近漏极14的氮化硅层20的区域，来完成写入动作；需要读取时，则提供一足够大电压给栅极24和源极12，亦即此存储单元需以写入的反方向来进行读取。
上述利用电荷陷入捕捉层的非挥发性存储器虽具有双位的作用，但其在读取同一存储单元的左右不同位时，读取方向必须要与原程过方向相反操作才可完成读取，换言之，如图1所示，欲读取程式化方向在右位的漏极14时，左侧源极12将会成为漏极；而读取程式化方向在左位的源极12时，右侧漏极14又会成为漏极；此种源极、漏极交换的读取方式造成周边线路的复杂度增高及其面积的增大；就是说上述存储器虽然具有单存储单元双位的高密度结构，但其在存储单元阵列中所缩小的面积将会转嫁到周边线路设计上。
本发明的主要目的在于提供一种双位快闪存储单元，其是利用沟槽式栅极及垂直式的氧化层、捕捉层与氧化层的三明治结构，使同一存储单元在读取左右不同位时，存储单元的漏极和源极固定不变，使得周边线路设计较为简单。
本发明的次要目的在于提供一种双位快闪存储单元，其采用的沟槽式栅极结构有效地缩减存储单元所占的平面面积，并使其单存储单元双位的存储特性符合高存储密度应用的要求。
本发明的目的是通过如下技术方案来实现的一种双位沟槽式栅极非挥发性快闪存储单元，它包括一半导体基体；一在半导体基体的表面、作为一源极的第一离子掺杂区；在第一离子掺杂区上间隔设置有沟槽及第二离子掺杂区，该沟槽包含一栅极以及包围该栅极的绝缘介电层；一叠设在第二离子掺杂区上的漏极；一覆盖在沟槽上方的绝缘层；一位于漏极上并连接各漏极的、且由绝缘层将其与沟槽分隔的导电层。
所述的半导体基体为P型半导体材质及N型半导体材质。
所述的第一离子掺杂区域及漏极掺杂有第一同型的离子，半导体基体及第二离子掺杂区掺杂有第二同型的离子，该第一同型的离子与第二同型的离子相异。
所述的绝缘介电层包含包含有氧化层、捕捉层及氧化层。
所述的绝缘介电层为接受并留住被射入其电洞的电荷的储存区域。
所述的绝缘层的两侧分别设有一间隔壁。
一种双位沟槽式栅极非挥发性快闪存储单元的操作方法，该快闪存储单元为在一P型半导体基体上设有一源极、漏极及一沟槽式栅极，在该沟槽式栅极二侧各形成一掺杂区域，并在该源极、漏极与栅极上分别施加一源极线电压、位线电压与字线电压；该操作方法包括一编程过程，字线电压为一负电压，位线电压为一正电压，源极线电压则为接地状态，且沟槽式栅极二侧的掺杂区域的外加电压分别为一负电压与接地状态；一擦除过程，字线电压为一正电压，位线电压为浮接状态，源极线电压为接地状态，且沟槽式栅极二侧的掺杂区域分别为负电压与接地状态；一读取过程，字线电压为一正电压，位线电压为接地状态，源极线电压低于字线电压的正电压，且沟槽式栅极二侧的掺杂区域分别为负电压与接地状态。
在擦除过程中，位线电压为一接地状态。
在编程过程中，当字线电压为一正电压，位线电压低于字线电压的正电压，源极线电压为接地状态，且沟槽式栅极二侧的掺杂区域分别为负电压与接地状态；则在擦除过程时，该字线电压为一负电压，该位线电压为一正电压，该源极线电压则为接地状态，且该沟槽式栅极二侧的掺杂区域的外加电压分别为一负电压与接地状态。
一种双位沟槽式栅极非挥发性快闪存储单元的操作方法，该快闪存储单元为在一N型半导体基体上设有一源极、漏极及一沟槽式栅极，并在该沟槽式栅极二侧各形成一掺杂区域，在该源极、漏极与栅极上分别加一源极线电压、位线电压与字线电压；其特征在于该操作方法包括一编程过程，该字线电压为一正电压，该位线电压为一负电压，该源极线电压则为接地状态，且该沟槽式栅极二侧的掺杂区域的外加电压分别为正电压与接地状态；一擦除过程，该字线电压为一负电压，该位线电压为浮接状态，该源极线电压为接地状态，且该沟槽式栅极二侧的掺杂区域分别为正电压与接地状态；一读取过程，该字线电压为一负电压，该位线电压为接地状态，该源极线电压低于该字线电压的负电压，且该沟槽式栅极二侧的掺杂区域分别为正电压与接地状态。
在擦除过程中，该位线电压为一接地状态。
在编程过程中，当该字线电压为一负电压，该位线电压低于该字线电压的负电压，该源极线电压为接地状态，且该沟槽式栅极二侧的掺杂区域分别为正电压与接地状态；则在擦除过程中，该字线电压为一正电压，该位线电压为一负电压，该源极线电压为接地状态，且该沟槽式栅极二侧的掺杂区域的外加电压分别为正电压与接地状态。
根据本发明，快闪存储单元是在一基体上植入N型井，N型井上间隔排列有P型井及沟槽结构，沟槽结构的下方形成一作为源极的N型掺杂区，P型井的上则为漏极，并有一导电层将各漏极连接起来，且沟槽结构是由栅极及包围它的氧化层、捕捉层及氧化层所构成，其上方设有一绝缘层，在沟槽结构两侧的捕捉层形成了左右位。并利用此存储单元结构对左右位进行读取、编程及擦除。
本发明在同一快闪存储单元读取左右不同位时，存储单元的漏极和源极固定不变，使得周边线路简单，有效地解决了现有的在读取左右位时的读取方向必须反向、导致周边线路更加复杂及增加面积的缺点。另外，本发明的双位快闪存储单元阵列中不需要场氧化层或沟槽式绝缘层，具有制作简单、密度高以及面积小的特点。
本发明的主要特点在于利用沟槽式栅极与绝缘介电层的结构，使单一快闪存储单元具有双位的作用，以便在快闪存储单元的左右位的同一位置进行编程或擦除。
下面结合附图及实施例对本发明作进一步的详细说明。
图1为现有的可编程只读存储器的结构示意图。
图2为本发明存储单元的结构示意图。
图3为本发明的单一存储单元的实施例示意图。
图4为本发明的左右位读取过程的实施例示意图。
图5为本发明的左右位读取过程的实施例示意图。
图6为本发明的左位编程过程及擦除过程的实施例示意图。
图7为本发明的左位编程过程及擦除过程的实施例示意图。
图8为本发明的左位擦除过程的另一实施例示意图。
一种快闪存储单元如图2所示，在一P型半导体基体30内以离子植入法形成第一离子掺杂区，其为一N型井32，并将其作为源极；并在N型井32的表面上平行间隔设有沟槽结构34与第二离子掺杂区，此第二离子掺杂区为一P型井36，并在P型井36上形成一N型离子掺杂的漏极38，该沟槽结构34由一栅极40及包围该栅极40的介电绝缘层所组成，此介电绝缘层包含一氧化层42、一捕捉层(通常为氮化硅)44及一氧化层46(oxide-Nitride-oxide film，简称ONO层)；另有一导电层48，如高掺杂的多晶硅，将各漏极38连接起来，且导电层48与沟槽结构34之间用一绝缘层50分隔，使导电层48与沟槽结构34彼此的电位不受影响。该P型井36互相间用沟槽结构34及N型井32来分隔，使P型井36彼此间为不导通状态。
其中，上述的绝缘介电层内的捕捉层44为接受并留住被射入该绝缘介电层的电子或电洞的电荷储存区域。
如图3所示，单快闪存储单元在一P型基体30上植入N型井32，N型井32上为平行排列的第一P型井52、沟槽结构34与第二P型井54，沟槽结构34的下方为降低电阻值并作为源极的N型掺杂区56，P型井52、54上则为另一N型掺杂的漏极38，并有一导电层48将各漏极38连接起来，漏极38上方的导电层48两旁为沟槽结构34的间隔壁(spacer)58，用来间隔沟槽结构34与导电层48；沟槽结构34也是由栅极40及包围它的氧化层42、捕捉层44及氧化层46所构成，其上方设有一绝缘层50。在沟槽结构34两侧的捕捉层44形成供电荷储存用的左位(Left Bit)60及右位(Right Bit)62，使该快闪存储单元具有双位结构。
以下将详述与本发明双位快闪存储单元相对应的操作方法，其利用图4所示的存储单元结构来进行操作，在该快闪存储单元的源极、漏极及栅极上分别施加一源极线电压(Vs)、位线电压(VBL)与字线电压(VWL)，并在栅极两侧的第一P型井及第二P型井分别施以第一P型井电压(VPW1)及第二P型井电压(VPW2)，以便进行存储单元的读取编程及擦除工作。
在此双位快闪存储单元64的一读取(read)过程中，如图4所示，对栅极加一正电压(例如1～3V)的字线电压VWL，该位线电压VBL＝0，源极线电压VS是一相对低于该字线电压的正电压，其为1～2V；此时，若读取快闪存储单元的左位，如图4所示，第一P型井电压保持接地状态(VWP1＝0)，第二P型井被加一负电压，利用基极效应(body effect)确保右侧位通道为不导通状态，其大小约为-1.5～-3V；反之，若欲读取右位时，如图5所示，第一P型井电压VPW1被加-1.5～-3V的负电压，第二P型井电压VWP2＝0。以由此完成对此快闪存储器64的左、右位的读取。
在此双位快闪存储单元64的一编程(program)过程时，如图6所示，以左位的编程为例，对位线电压VBL加一正电压，大小为1-4V之间，例如2.5V，源极线电压则为接地状态(VS＝0)，并对第一P型井加一足够大的负电压，例如-2.5V，以使其与漏极产生足够大的带间穿遂(Band-to-bandtunneling，BTBT)电流，并利用一负的字线电压，例如VWL＝-8V，以此使感应热电洞的隧穿穿过该绝缘层42，进而使电洞捕陷(trapped)在该捕捉层44的左位52电荷储存区域内，以储存编程状态后的电荷状况，达到编程写入的目的。此时的右位，则因为将第二P型井接地VPW2＝0，使其与漏极不会有足够多的带间穿遂，因而右位不会有编程写入的情形。
在此双位存储单元64的左位的一擦除(erase)过程中，如图7所示，该位线电压VBL为一悬浮状态(VBL＝Float)，并将该源极线电压Vs设为0V，栅极字线电压VWL为一足够大的正电压，例如7V，如此，元件的通道形成，并将源极VS的0V经由通道传送到电压为悬浮态的漏极，且第一P型井电压VPW1为一个足够大的负电压，例如-5V，利用这足够大的负电压，与漏极以及通道的0V电压，在通道区域产生带间穿遂，其部分的热电子便会由字线电压VWL的足够大的垂直电场吸引，穿越氧化层42能障，到达捕捉层44，进而使电子捕陷在该捕捉层44的左位52电荷储存区域内且与上述编程相同位置的地方，以补偿电荷储存区域内的电洞。而右位部分则因第二P型井电压VWP2＝0，就不会有上述擦除情况产生。
如图8所示，在上述的擦除过程中，该位线电压VBL也可加一小正电压，其为1.5V～3.5V，栅极字线电压VWL为一足够大的正电压，例如7V，如此，元件的通道形成，电子由源极经由通道流到漏极，并经由位线电压VBL的加速产生热电子，与一般的通道热电子注入(Channel Hot Electroninjection)不同的是，此操作所施加的位线电压VBL并不大到足以使通道热电子有足够能量越过氧化层42的能障，必须由第一P型井施加一负电压VPW1＝-2～-3.5V，产生第二热电子注入(Channel initiatedSecondary Electron injection)来完成擦除。
上述编程及擦除过程，是用左位为例来说明的，而关于右位的编程及擦除过程，是将源极线电压VS、位线电压VBL与字线电压VWL保持保持原状态，仅需将第一P型井电压VPW1与第二P型井电压VPW2的外加电压互换，即可对右位完成编程及擦除。
本发明以前述具有P型半导体基体的快闪存储单元来说明本发明的结构特征及其操作方法，此外，本发明还可用N型半导体基体组成的存储单元结构达到相同的效果。其中，在具有N型半导体基体的快闪存储单元中，第一离子掺杂区域及漏极将改变为P型掺杂区，第二离子掺杂区则为相对应的N型掺杂区，其余结构与其相关位置则与上述相同，故在此不再赘述；而此具有N型半导体基体的快闪存储单元的编程、擦除及读取的操作方法，仅需施加与上述具有P型半导体基体的快闪存储单元相反的操作电压即可，换言之，在操作过程中，将施加在具有P型半导体基体的快闪存储单元的正、负电压分别反相，并将原有的零电压、接地状态与浮接状态保持不变，以由此反相操作电压完成具有N型半导体基体的快闪存储单元的编程、擦除及读取。
权利要求
1.一种双位沟槽式栅极非挥发性快闪存储单元，其特征在于其包括一半导体基体；一在半导体基体的表面、作为一源极的第一离子掺杂区；在第一离子掺杂区上间隔设置有沟槽及第二离子掺杂区，该沟槽包含一栅极以及包围该栅极的绝缘介电层；一叠设在第二离子掺杂区上的漏极；一覆盖在沟槽上方的绝缘层；一位于漏极上并连接各漏极的、且由绝缘层将其与沟槽分隔的导电层。
2.如权利要求1所述的双位沟槽式栅极非挥发性快闪存储单元，其特征在于所述的半导体基体为P型半导体材质及N型半导体材质。
3.如权利要求1所述的双位沟槽式栅极非挥发性快闪存储单元，其特征在于所述的第一离子掺杂区域及漏极掺杂有第一同型的离子，半导体基体及第二离子掺杂区掺杂有第二同型的离子，该第一同型的离子与第二同型的离子相异。
4.如权利要求1所述的双位沟槽式栅极非挥发性快闪存储单元，其特征在于所述的绝缘介电层包含包含有氧化层、捕捉层及氧化层。
5.如权利要求1所述的双位沟槽式栅极非挥发性快闪存储单元，其特征在于所述的绝缘介电层为接受并留住被射入其电洞的电荷的储存区域。
6.如权利要求1所述的双位沟槽式栅极非挥发性快闪存储单元，其特征在于所述的绝缘层的两侧分别设有一间隔壁。
7.一种双位沟槽式栅极非挥发性快闪存储单元的操作方法，该快闪存储单元为在一P型半导体基体上设有一源极、漏极及一沟槽式栅极，在该沟槽式栅极二侧各形成一掺杂区域，并在该源极、漏极与栅极上分别施加一源极线电压、位线电压与字线电压；其特征在于该操作方法包括一编程过程，字线电压为一负电压，位线电压为一正电压，源极线电压则为接地状态，且沟槽式栅极二侧的掺杂区域的外加电压分别为一负电压与接地状态；一擦除过程，字线电压为一正电压，位线电压为浮接状态，源极线电压为接地状态，且沟槽式栅极二侧的掺杂区域分别为负电压与接地状态；一读取过程，字线电压为一正电压，位线电压为接地状态，源极线电压低于字线电压的正电压，且沟槽式栅极二侧的掺杂区域分别为负电压与接地状态。
8.如权利要求7所述的双位沟槽式栅极非挥发性快闪存储单元的操作方法，其特征在于在擦除过程中，位线电压为一接地状态。
9.如权利要求7所述的双位沟槽式栅极非挥发性快闪存储单元的操作方法，其特征在于在编程过程中，当字线电压为一正电压，位线电压低于字线电压的正电压，源极线电压为接地状态，且沟槽式栅极二侧的掺杂区域分别为负电压与接地状态；则在擦除过程时，该字线电压为一负电压，该位线电压为一正电压，该源极线电压则为接地状态，且该沟槽式栅极二侧的掺杂区域的外加电压分别为一负电压与接地状态。
10.一种双位沟槽式栅极非挥发性快闪存储单元的操作方法，其特征在于该快闪存储单元为在一N型半导体基体上设有一源极、漏极及一沟槽式栅极，并在该沟槽式栅极二侧各形成一掺杂区域，在该源极、漏极与栅极上分别加一源极线电压、位线电压与字线电压；其特征在于该操作方法包括一编程过程，该字线电压为一正电压，该位线电压为一负电压，该源极线电压则为接地状态，且该沟槽式栅极二侧的掺杂区域的外加电压分别为正电压与接地状态；一擦除过程，该字线电压为一负电压，该位线电压为浮接状态，该源极线电压为接地状态，且该沟槽式栅极二侧的掺杂区域分别为正电压与接地状态；一读取过程，该字线电压为一负电压，该位线电压为接地状态，该源极线电压低于该字线电压的负电压，且该沟槽式栅极二侧的掺杂区域分别为正电压与接地状态。
11.如权利要求10所述的双位沟槽式栅极非挥发性快闪存储单元的操作方法，其特征在于在擦除过程中，该位线电压为一接地状态。
12.如权利要求10所述的双位沟槽式栅极非挥发性快闪存储单元的操作方法，其特征在于在编程过程中，当该字线电压为一负电压，该位线电压低于该字线电压的负电压，该源极线电压为接地状态，且该沟槽式栅极二侧的掺杂区域分别为正电压与接地状态；则在擦除过程中，该字线电压为一正电压，该位线电压为一负电压，该源极线电压为接地状态，且该沟槽式栅极二侧的掺杂区域的外加电压分别为正电压与接地状态。
全文摘要
一种双位沟槽式栅极非挥发性快闪存储单元及其操作方法,快闪存储器在一半导体基体的表面形成作为一源极的第一离子掺杂区;在其上间隔设有沟槽及第二离子掺杂区,沟槽包含一栅极及包围该栅极的绝缘介电层,沟槽上覆盖一绝缘层;有一漏极叠设在该第二掺杂区上,一导电层连接各漏极,由绝缘层分隔该导电层与沟槽;对应其有相关的编程、擦除及读取的方法,解决了现有的在读取左右位时必须反相而导致周边线路复杂及面积增加的缺点。
文档编号G11C16/00GK1373518SQ0110911
公开日2002年10月9日 申请日期2001年3月6日 优先权日2001年3月6日
发明者徐清祥, 李昆鸿, 杨青松 申请人:力旺电子股份有限公司