专利名称：多重匹配检测电路及方法
技术领域：
本发明涉及内容可寻址存储器。具体地说，本发明涉及用于检测多重匹配线上信号的多重匹配检测电路。
为了克服这些不足，已开发了一种被称为内容可寻址存储器(CAM)的相关存储系统。CAM允许按单元内容定位存储单元，因此它首先在诸如高速缓冲存储子系统的查找表实现中得到应用，并在连网系统中迅速得到应用。CAM最有价值的特性是它以单操作执行多个位置的查找并比较的能力，其中查找数据和存储于CAM中的数据相比较。一般将查找数据加载到查找行上，并与CAM中的存储字作比较。在查找并比较操作期间，产生与各个存储字相关的匹配或失配信号，表示该查找字和某个存储字匹配与否。
CAM在单元矩阵中存储数据，单元矩阵一般或者是基于静态随机存取存储器(SRAM)的单元或者是基于动态随机存取存储器(DRAM)的单元。直到最近，基于SRAM的单元因为它们实现简单而已经非常通用了。然而，为了提供三态CAM，即查找并比较操作返回“0”、“1”或者“无关”结果，基于SRAM的三态单元一般需要比基于DRAM的单元多得多的晶体管。结果，基于SRAM的三态CAM比基于DRAM的三态单元具有低得多的封装密度。
为了在基于DRAM或SRAM的CAM中提供理想的查找并比较功能，需要匹配线读出电路。每个匹配线读出电路返回其匹配线的适当状态，且随后可以对各匹配线读出电路的输出进行处理，以确定匹配数量。
负责确定存在匹配的电路是多重匹配检测电路。多重匹配检测电路在查找并比较操作之后接收所有匹配线读出电路输出作为输入信号，并确定两种状态之一。第一种可能状态表示查找字与任何存储字都不匹配或仅与一个存储字匹配的情况。第二种状态在查找字与两个或两个以上的存储字匹配的情况下出现。第二种状态是重要的，因为只返回一个匹配字地址作为查找并比较操作的结果地址。在这种情况下，如果查找并比较操作得到多于一个匹配，则存在至少另外一个存储字与查找字匹配。
2000年4月24日提交的共同拥有的美国专利申请号＿＿＿题为“在内容可寻址存储器中用于多重匹配检测的电路和方法”中公开了现有技术的多重匹配检测电路和方案，该专利的内容通过引用结合到本文中。在现有技术的多重匹配检测电路中，将多重匹配线预充电到高电压电平，如VDD，随后在存在至少一个输出表示匹配条件的信号的匹配线读出电路时进行放电。每个匹配线读出电路输出具有一个放电晶体管，并且所有放电晶体管都连接到多重匹配线并且所有放电晶体管彼此并联。
现有技术多重匹配检测电路在读出期间比较多重匹配线电压电平和参考电压，以在所述两种不同状态之间进行区分。参考电压固定为模拟只具有一个匹配的多重匹配线，由此多重匹配检测电路将读出多重匹配线电压电平是高于还是低于参考电压，从而产生分别对应于第一和第二状态的输出。因此，多重匹配检测电路检测放电后的多重匹配线以产生表示第一和第二状态中任一状态的输出。
现有技术的多重匹配检测电路和方案中存在几个缺点。为了减少多重匹配检测电路占用的硅面积，需要使放电晶体管的形体尺寸最小。由于晶体管的电流强度直接随着其形体尺寸而变，因此，小放电晶体管将预充满电的匹配线拉到地的能力就小。这导致多重匹配线的放电速度非常缓慢，并增加了CAM总的查找并比较操作所需的时间。多重匹配线的固有寄生电容量使这个问题复杂化，该电容量随CAM阵列存储的字的增多而增加，并需要更多的放电晶体管。
多重匹配检测电路的最佳读出裕量应当足以使该电路容易地区分多重匹配线电位电平是高于还是低于参考电压。当多重匹配线电压电平降到远低于参考电压的电位电平时，取得最佳的读出裕量。但是，前述多重匹配线的缓慢电压放电速度只在多重匹配线电压开始下降并延续一段相对长的时间后才允许进行精确的读出。
现有技术的多重匹配检测电路和方案在激活匹配线读出电路、激活参考电压发生器电路和激活多重匹配检测电路中的读出电路之间要求精确的定时控制。上述各个电路根据特定的预设时延顺次被激活，所述时延根据设计参数和模拟确定。CAM芯片制造期间的工艺变化以及不同的工作条件可能使时延出现小的偏移，导致来自多重匹配检测电路的错误输出。
显然需要一种多重匹配检测电路，它能够消耗非常少的功率并能够高速精确地检测多重匹配线电位电平。
在第一方面，本发明的用于检测电压的读出电路包括读出线；电流源，工作时连接到读出线，电流源在断开状态和接通状态之间切换，从而使读出线电压从第一电压电平改变到第二电压电平，放大器，用于在读出线电压变化到第二电压电平时读出这种变化，并提供对应于这种变化的放大信号，以及检测电路，用于根据放大信号从第一电压电平改变到第二电压电平以及参考信号从第一电压电平改变到第二电压电平之间的延迟差提供多比特输出。
在本发明的另一方面，提供了一种用于检测电压电平的方法。该方法由以下步骤组成向读出线和伪读出线提供电流，用于将读出线和伪读出线电压电平从第一电压电平改变到第二电压电平；检测读出线和伪读出线电压电平从第一电压电平到第二电压电平的转变；当读出线或伪读出线中任一读出线到达第二电压电平时，禁止读出线和伪读出线的电流。
根据读出线从第一电压电平变到第二电压电平以及参考信号从第一电压电平变到第二电压电平之间的延迟差提供多比特输出。
本发明的另一方面提供一种内容可寻址存储器。内容可寻址存储器包括按行和列排列的内容可寻址存储器单元阵列；地址译码器；数据存取电路；以及读出电路，它具有多重匹配线；电流源，在工作时连接到多重匹配线，所述电流源在断开状态和接通状态之间切换，从而使多重匹配线电压从第一电压电平改变到第二电压电平；放大器，用于检测第二电压电平，以提供对应于此的放大信号，以及检测电路，用于提供对应于读出线从第一电压电平改变到第二电压电平以及参考信号从第一电压电平改变到第二电压电平之间的延迟的输出。
在本发明的再一方面，提供了一种多重匹配检测电路。多重匹配检测电路检测查找并比较操作的无匹配、单匹配以及多重匹配结果，所述多重匹配检测电路包括多重匹配线，经多个并联放电晶体管耦合到第一电压端子，各晶体管接收各个的匹配线查找结果。
电流源，用于选择性地向多重匹配线提供电流；参考多重匹配线，经多个并联伪放电晶体管耦合到第一电压端子，除了一个伪晶体管的输入端连接到第二电压端子之外，其余各个所述伪晶体管的输入端连接到第一电压端子；参考电流源，用于选择性地向参考多重匹配线提供电流；多重匹配线放大模块，用于读出多重匹配线中从第一电压电平到第二电压电平的变化并将其放大，以提供放大信号输出；参考多重匹配线放大模块，用于读出参考多重匹配线中从第一电压电平到第二电压电平的变化并将其放大，以提供放大参考信号输出；检测电路，用于检测多重匹配线从第一电压电平改变到第二电压电平以及参考多重匹配线从第一电压电平改变到第二电压电平之间的延迟差。
图7显示
图1的CAM阵列和匹配线读出电路模块的示意图；图8显示根据本发明第一实施例的多重匹配线检测电路示意图；图9显示根据本发明的第二实施例的多重匹配线读出电路的一般示意图；图10显示根据本发明第三实施例多重匹配线读出电路示意图；图11显示根据本发明第四实施例多重匹配线读出电路示意图；图12显示根据本发明第五实施例多重匹配线读出电路示意图；图13显示根据本发明第六实施例多重匹配线读出电路示意图；图14显示无匹配、单匹配和多重匹配状态下多重匹配线电压相对于时间的曲线图；以及图15显示根据本发明CAM多重匹配检测操作的顺序图。
发明的详细描述典型的CAM方框图如图1所示。CAM 10包括按照行和列排列的CAM单元101的矩阵或阵列100，其中对于三态CAM，每个单元存储三种状态之一逻辑“1”、逻辑“0”和“无关”，实际存储两比特数据。一行中预定数量的CAM单元101存储数据的一个字。在图1所示CAM阵列100中，有n行m列，其中n和m是整数。地址译码器12用于在CAM阵列100中选择任一行，从而允许将数据写入所选行或者从所选行中读出，虽然通常是将数据写入或装入CAM并查找。双向数据访问电路14在CAM阵列100和CAM芯片的数据管脚(未示出)之间传递数据，以便外部处理器进行访问。每行中与CAM阵列100相邻的是匹配线读出电路模块200。匹配线读出电路模块200包括n个匹配线读出电路，在查找并比较操作期间使用所述匹配线读出电路，以便输出n比特结果16，该结果表示查找字和存储字的匹配成功或不成功。所有行的匹配线读出电路模块结果16由优先编码器400处理，以产生对应于匹配字位置的地址(匹配地址)。因为可能有多于一行和查找字匹配，因此优先编码器400产生对应于匹配字的最高优先级地址。和优先编码器400并行工作的是多重匹配读出电路300，后者读出匹配线读出电路结果16，并产生两比特输出Q1、Q0，表示没有匹配、只有一个匹配、以及两个或更多匹配的情况。
图2显示典型的三态DRAM类型CAM单元101。单元101具有n沟道查找晶体管102，它在匹配线ML和尾线TL之间与n沟道比较晶体管104串联。查找线SL1连接到查找晶体管102的栅极。N沟道存取晶体管106的栅极连接到字线WL，且该晶体管106和电容108串联在位线BL1和单元板电压电位VCP之间。电荷存储节点CELL1连接到比较晶体管104的栅极，以在电容108上存储了电荷、即CELL1是逻辑“1”的情况下使晶体管104导通。其余的晶体管和电容复制晶体管102、104、106和电容108，用于三态数据比特的另一半，并连接到相应的线SL2和BL2，且被配置为支持三态数据存储。具体地说，CELL1和CELL2按如下所示存储三种状态(等…)0/0、0/1、1/0、1/1。线SL1、SL2、BL1和BL2为列的所有单元共有，而线ML、TL和WL为行中字的所有单元所共有。尾线TL一般连接到地，且所有晶体管是n沟道晶体管。三态DRAM单元的操作描述包含在上述引用中，其内容通过引用结合到本文中。一般而言，对于查找和存储数据之间的匹配，匹配线和尾线之间必定没有导电路径，相反，对于失配，则将在匹配线和尾线之间出现导通。
三态SRAM类型的CAM单元由分别存储一半三态比特的2个SRAM单元以及一对复制图2所示晶体管102和104功能的查找晶体管和比较晶体管构成。从查找操作和匹配线功能的角度来看，SRAM单元的表现和DRAM类型CAM的表现相同。
在图3中示出了CAM阵列100的简化行示意图和匹配线读出电路200的对应现有技术的匹配线读出电路202。没有示出图2中的存取晶体管和存储电容。多个查找并比较晶体管(分别是102和104)的栅极连接到各自的查找线SLj和单元存储节点CELLj，而它们并连到公共匹配线MLi。匹配线读出电路202接收MLi，并产生该行的匹配线输出ML_OUTi。现有技术的匹配线读出电路202需要控制信号MLDCPL、BIAS、MLPRE和SEN以便正常操作。出于和本发明作比较的目的，下面将参考图1到4对现有技术CAM匹配线读出方案做一般描述。在通过位线把数据写入到CAM阵列100的单元101之后，可以进行对单元阵列中特定数据字的查找。首先通过激活脉冲匹配线预充电MLPRE信号将CAM阵列100的每条匹配线MLi预充电到某个正电压、如VDD。在将匹配线MLi预充电到VDD期间，所有查找线SLj必须接地，从而使各行中所有的查找晶体管102截止，使比较晶体管104和匹配线MLi隔离，以确保一旦预充电阶段结束，匹配线MLi就预充电到满VDD电平。每个查找操作中将匹配线预充电到VDD与将所有查找线放电到地这样的组合消耗大量的功率。然后，将查找字加载到查找线SL0到SLm上，且字的各个单元把它所存储的数据和各自查找线上的数据作比较。所存储数据和它的查找行SLj上的数据不匹配的(所谓的失配状态)任何单元，将使晶体管102和104都导通，以在匹配线MLi和地之间形成电流路径。所存储数据和它的查找线上的数据匹配(所谓的匹配状态)的任何单元，将对匹配线MLi无影响。所以，如果一行的每个CAM单元具有匹配条件，则该行的匹配线MLi将保持在预充电电压VDD。然而，如果一行的至少一个单元具有失配状态，则该匹配线MLi的预充电电压将随时间缓慢放电到地电压。由于匹配线电压电平不稳定且不适用于后续逻辑电路，因此匹配线读出电路202将读出并放大匹配线电压电平到例如满CMOS电压电平。匹配线读出电路202的输出在ML_OUTi高逻辑电平时表示相应行的数据与查找字匹配。ML_OUTi为低逻辑电平时表示相应行的数据中至少有一个比特不匹配。
图4显示现有技术的多重匹配检测电路。该电路包括多重匹配线MML，其中用许多并联的放电晶体管302将MML耦合到地。各放电晶体管的栅极连接到匹配线读出电路202的输出ML_OUTi。每个匹配线读出电路202的输出有一个放电晶体管302。多重匹配线MML连接到读出放大器310的一个输入端。参考多重匹配线RMML连接到读出放大器310的另一输入端，其中许多并联放电晶体管306将RMML耦合到地。放电晶体管306为伪放电晶体管，其配置和尺寸与放电晶体管302相同，只除了它们的栅极被永久地接地以使其截止。只有伪放电晶体管304能够由控制信号MLSEN导通。伪放电晶体管304的W/L比(宽/长比)被设计为其它标准和伪放电晶体管302和306的1-1.5倍，以便在多重匹配、单匹配或无匹配状态之间进行区分。RMML具有与MML相同的伪放电晶体管304和306数目，以确保电压或稳定变化将均等地影响MML和RMML，同时两条线的寄生电容量是匹配的。在工作期间，MLSEN使放电晶体管304导通，并且RMML的电压电平将模拟只有一个匹配时、即当ML_OUT0-ML_OUTm之一为高逻辑电平时的MML电压电平。
图5显示现有技术的读出放大器310的详细电路示意图。N沟道晶体管313、314、316、317和318以及p沟道晶体管312和315形成差动放大器，该放大器将在晶体管314的栅极上收到的MML电压电平与在晶体管317的栅极上收到的参考多重匹配线RMML电压电平进行比较。弱p沟道晶体管311和321的栅极分别连接到地而钳位MML和RMML到VDD。晶体管312和313形成在高电源电压VDD和晶体管314的漏极之间连接的互补对。晶体管315和316也形成连接在高电源电压VDD和晶体管317的漏极之间的互补对。两个互补对彼此相连以形成交叉耦合锁存器。晶体管314和317的公共源极连接到晶体管318的漏极。晶体管318的源极连接到地，而其栅极连接到控制信号SHL，用于允许差动放大器。来自交叉耦合锁存器的互补输出out和outb分别由反相器323和324反相，以产生latch和latchb。p沟道复位晶体管319和320分别连接在VDD和outb以及out之间，而它们的栅极连接到控制信号SHL。传输门326将信号latch耦合到锁存电路327的输入端。延迟电路322接收SHL并产生延迟互补信号SHL_DLY和SHL_DLYb，以控制传输门326。锁存电路327产生Q0，该输出表示MML的状态。
现在参照图3、4和5对现有技术多重匹配检测电路的操作进行描述。在预充电状态中，禁止所有匹配线读出电路202(图3)，迫使ML_OUT0-ML_OUTm信号为低逻辑电平。所以，图4的所有放电晶体管302被截止。伪放电晶体管304也被截止，因为MLSEN目前处于低逻辑状态。当所有放电晶体管截止时，MML和RMML(图4和5)分别由钳位晶体管311和321保持在高逻辑电平。控制信号SHL处于低逻辑电平，以禁止差动放大器，并经晶体管319和320将outb和out复位到高逻辑电平。SHL_DLY和SHL_DLYb分别保持在低和高逻辑电平，以保持传输门326截止。
在将查找数据施加到查找线SLi-SLn之后，控制信号MLSEN将被驱动到高逻辑电平，从而使所有匹配线读出电路202和伪放电晶体管304在第一预定时间量之后同时导通。当匹配线读出电路202导通时，读出相应的匹配线MLi电压电平，以立即产生逻辑高或逻辑低ML_OUTi。因此，在MLSEN在同一时间导通匹配线读出电路202和伪放电晶体管304时，MML(如果至少一个匹配线读出电路报告一个匹配)和RMML电压电平将同时开始放电。
在将MLSEN驱动为高之后的后续第二预定时间，控制信号将受脉冲作用为高，以在该高脉冲期间允许差动放大器并禁止复位晶体管319和320。一旦被允许，差动放大器将把MML的电压电平与RMML的电压电平进行比较。以下表1列出在MML的电压电平高于或低于RMML的电压电平时，图5的多重匹配检测电路的各种节点的不同逻辑电平。
表1
在SHL受脉冲作用为高之后的第三预定时间，信号SHL_DLY和SHL_DLYb分别为脉冲高和低，以在脉冲长度期间导通传输门326。在传输门326导通的时间期间，信号latch保留在锁存电路327中，用于下面的输出。
图5的现有技术电路具有之前提及的缺点。多重匹配检测电路300(图1)读出MML电位所需的时间过长。图6是在两个或两个以上放电晶体管302导通的情况下(多重匹配状态下)作为时间函数的多重匹配线电压VMML的曲线。多重匹配检测电路300(图1)在预定时间把VMML和参考电压VREF作比较，以读出VMML高于还是低于VREF。如果VMML高于VREF，多重匹配检测电路300(图1)将产生低逻辑电平latch，而如果VMML低于VREF，则产生高逻辑电平latch。可以在时刻t1完成读出，但是读出裕量很小，且需要精确的VREF电压发生器。更好的读出裕量可以在无需高精度的VREF电压的情况下，在以后的时刻t2获得。用于检测多重匹配和单匹配情况之间的读出裕量只有0.5V，它易于因工艺和温度变化而波动。但是，浪费了从VMML开始下降到t2之间的时间，因为CAM在等待比较结果期间保持空闲。引起读出时间延长的是放电晶体管302和304以及306的小形体尺寸。一个导通放电晶体管具有小电流容量，因此MML(开始处于预充电高状态)放电到地很慢。缩小的形体尺寸将使最佳的读出时间延长超过t2，因为VMML的放电速率将进一步减小。为了改进现有技术的多重匹配线中的读出裕量，伪放电晶体管304的宽度被设置为放电晶体管302和306的尺寸的1-1.5倍。但是，必需小心选择这个尺寸，并且读出裕量仍然相当小。
在读出开始于时刻t2后，放电后的多重匹配线MML必须预充电ΔV以回到VDD电源电压。由于除了对各条匹配线本身执行相同的预充电高动作所消耗的功率之外，还要对多重匹配线MML重复放电和预充电，因此将导致高功耗。
在由延迟电路建立的第一、第二和第三预定时间对匹配线读出电路200、伪放电晶体管304以及多重匹配检测电路的顺序激活是同步的。因为第二预定时间的开始取决于第一预定时间的结束，并且第三预定时间的开始取决于第二预定时间的结束，所以任一预定时间期间的偏移可导致错误数据的输出。同样，如果由于工艺变化导致电路的瞬间特性变化，也可以失去同步。
现在将对本发明的实施例进行描述。一般而言，本发明的多重匹配线检测电路是低功率读出电路，用于快速检测CAM单元阵列100中的无匹配、单匹配或多重匹配。这是通过把多重匹配线和参考多重匹配线设置为无命中或未命中缺省电压电平，并在参考多重匹配线被拉到命中电压电平之前、同时或之后将多重匹配线拉到命中电压电平而实现的。本发明的多重匹配检测电路采用一种检测电路，用于检测两条多重匹配线中第一个到达命中电压电平的匹配线，并产生一个两比特输出，表示0个、1个或2个及2个以上存储字与查找字匹配的状态之一。多重匹配线检测电路在禁止读出多重匹配线和参考多重匹配线方面是自定时的。
图7说明CAM阵列100的分层图。CAM阵列100的CAM单元101排列为行和列。一行的CAM单元101连接到公共匹配线MLi、字线WLi和尾线TLi，同时一列的CAM单元101连接到公共的SLj查找线对和公共的Blj位线对，其中i是0到n之间的整数，j是0到m之间的整数。匹配线MLi和尾线TLi连接到它们各自的匹配线读出电路210。匹配线读出电路210也接收控制信号EN1、EN2b和BIAS，并产生匹配信号ML_OUT0-ML_OUTn。
图8中示出了根据本发明的第一实施例的多重匹配线检测电路的更详细示意图。与多重匹配线MML有关的放电晶体管302的配置和连接与上述图4的现有技术多重匹配检测电路相同。参考多重匹配线电路333的配置以及与参考多重匹配线RMML有关的放电晶体管306的连接也与上述图4的现有技术多重匹配检测电路相同，只除了晶体管305的栅极连接到高电源电压VDD。由于晶体管305不再取决于定时信号，因此参考电路是自定时的。另外与现有技术不同的是晶体管305与晶体管302和306的尺寸相同，因此连接到RMML的所有放电晶体管305和306被构造为与连接到MML的放电晶体管302相同，以保持两种多重匹配线的寄生电容量一致。MML和RMML连接到它们各自的多重匹配线读出电路330和331，这两个电路接收控制信号EN1、EN2b和BIAS作为输入。连接到MML的多重匹配线读出电路330将读出MML的电压电平，以产生信号MML_OUT，而连接到RMML的参考多重匹配线读出电路331将读出RMML的电压电平，以产生信号RMML_OUT。被实现为多重匹配译码器380的检测电路接收MML_OUT和RMML_OUT以产生两个比特或多个比特的输出Q1、Q0和反馈控制信号EN1。
图9-12示出了多重匹配线读出电路330和参考多重匹配线读出电路331的不同电路实施例。图9示出根据本发明的多重匹配线读出电路330的一般示意图。多重匹配线读出电路具有电流源332，它连接到高电源电压、比如例如VDD，并且和开关334串联。开关336串接在开关334和低电压电平、比如地之间。信号EN1控制开关334，并被反相器338反相以控制开关336。多重匹配线MML连接到开关334和336的公共节点335，并且还连接到n沟道读出晶体管342的栅极。读出晶体管342串联在预充电开关340和地电平之间，其中信号EN2b控制预充电开关340。反相器344的输入端连接到读出晶体管342的漏极，而它的输出被用于产生信号MML_OUT。开关340、读出晶体管342和反相器344的电路组合作为读出放大器，以读出和放大多重匹配线MML的状态。
现在将描述图9的多重匹配线读出电路操作。在预充电阶段，闭合或接通开关336，从而把多重匹配线MML预充电到例如地的低电位电平，以使读出晶体管342截止。打开开关334以限制电流流到多重匹配线MML。还是在预充电阶段，开关340闭合，且将反相器344的输入端充电到VDD电平或高逻辑电平。因此MML_OUT处于低逻辑电平。在读出阶段的查找并比较操作期间，打开或切断开关336和340，且闭合开关334以接通电流源332，从而把电流加到多重匹配线MML上。通过电流源332把电流加到多重匹配线MML上将最终随时间提高它的电压电平。当MML的电压电平达到n沟道读出晶体管342约0.7V的门限电压(使晶体管导通所需的最小电压)时，晶体管342将导通，从而将反相器344的输入连接到地。MML_OUT随后变成高逻辑电平。为了把电路复位到预充电阶段，控制信号EN1将变成无效，以断开开关334并接通开关336。将EN1变为无效的方法将在下面进行更为详细的讨论。概括地说，图8中的多重匹配线检测电路330将确定多重匹配线MML相对于读出晶体管342的门限电位电平的电位电平。如果检测到MML上的这个电压电平，则信号MML_OUT变成高逻辑电平，该信号可由随后的逻辑电路使用。
图10的多重匹配线检测电路是图9的一般电路的实际CMOS实现。电流源332被p沟道晶体管350和352替代，而开关336和340分别被n沟道晶体管354和p沟道晶体管358替代。可以从该电路中取消反相器338，因为p沟道晶体管350和n沟道晶体管354形成互补对。将模拟BIAS(偏置)电压加到p沟道晶体管352的栅极，以控制供给多重匹配线MML的电流。
在图10的多重匹配线检测电路的操作中，在预充电阶段，信号EN1处于高逻辑电平且EN2b是脉冲低逻辑电平，它们分别用来使晶体管354和358导通，从而使多重匹配线MML连接到地以使读出晶体管342截止。为了在预充电阶段确保没有电流加到多重匹配线MML上，高逻辑电平EN1将使电流源的p沟道晶体管350截止。由于反相器344的输入被充电到VDD电平或高逻辑电平，因此MML_OUT处于低逻辑电平。在读出阶段，EN1处于低逻辑电平以使p沟道晶体管350导通并使n沟道晶体管354截止，从而允许电流源332将电流加到多重匹配线MML。当MML的电压电平达到n沟道读出晶体管342约0.7V的门限电压时，晶体管342将导通以把反相器344的输入连接到地。MML_OUT随后变成高逻辑电平。然后在预充电阶段用和图9中电路相似的方式将所述电路复位。
电流源332也可以作为单个p沟道晶体管实现，其中晶体管的源极连接到VDD，其漏极连接到多重匹配线MML，以及其栅极连接到EN1，消除了对模拟BIAS电压的需要。在这种情况下，电流将仅由晶体管尺寸和电源电平VDD确定。
在读出晶体管342导通之前的读出阶段期间，一般不希望图10电路中反相器344的输入浮置。如果反相器344的输入端上的电压降到其切换点之下，即使使读出晶体管342截止，反相器344也会错误地翻转，随后输出高MML_OUT逻辑电平。
为了解决这个电位失败问题，经修改的图10所示多重匹配线读出电路如图11示。图11中电路的配置和图10中电路配置一样，例外的是用2个输入端的“或非”门362替代了反相器344。“或非”门362的第一输入端连接到读出晶体管342的漏极，而第二输入端连接到EN2b。“或非”门362的输出MML_OUT也被反馈到p沟道预充电晶体管364的栅极。“或非”门362和p沟道预充电晶体管364形成一个常规的半锁存器，从而将读出晶体管342的漏极保持在高电位电平。由于如果多重匹配线MML达到晶体管342的门限电压Vt将使p沟道晶体管364和读出晶体管342都导通，因此p沟道晶体管364被设计为比读出晶体管342弱。这允许读出晶体管342使晶体管364的“导通”状态无效。图11的电路在预充电和读出阶段期间功能上等效于图10中的电路。应该注意，图11的半锁存电路不能够在读出阶段期间锁存“或非”门362第一输入端上的低逻辑电平。
经修改的图11的多重匹配线读出电路在图12中示出。除了用全锁存电路替代了图11的半锁存电路，图12电路的配置和图11电路的配置相同。反相器360替代了图11的p沟道晶体管364，允许全锁存电路既锁存“或非”门362第一输入端的低逻辑电平又锁存其高逻辑电平。图12的电路在预充电和读出阶段期间在功能上等效于图11的电路。
图13示出根据本发明的一个实施例的多重匹配线检测电路。图13的电路类似于图8的多重匹配线电路，但前者包括多重匹配读出电路330、参考多重匹配读出电路331和多重匹配译码器380的的电路图。多重匹配读出电路330和参考多重匹配读出电路331用图12的多重匹配读出电路实现。多重匹配译码器电路380包括“或”门382和两个D型触发器(DFF)384和385。信号MML_OUT连接到DFF384的数据输入端和“或”门382的一个输入端，而RMML_OUT连接到DFF 385的数据输入端和“或”门382的另一输入端。“或”门382产生反馈控制信号EN1，该信号连接到DFF 384和DFF 385的时钟输入端，DFF 384和DFF 385分别输出Q1和Q0。边缘触发D型触发器在本领域是众所周知，它的作用是在其时钟输入端上存在从低电平到高电平的跃迁时，将在其D输入端上出现的数据传递到其Q输出端。
现在将参考图7、13和14对根据本发明的多重匹配线读出操作进行描述。应该假设MML_OUT和RMML_OUT之一或这两个信号都从之前的查找并比较操作被驱动到高逻辑电平。图13的电路将把多重匹配线MML的上升电压速率与参考多重匹配线RMML进行比较，其中MML的电压电平的上升速率将比RMML的电压电平的速率快、慢或相同。然后，电路将输出两比特的结果，表示MML的三种状态之一。在匹配线读出电路210(图7)完成了它们的查找字和其相应存储字之间的比较之后，无、一个或多个ML_OUTi(ML_OUT0-ML_OUTn)信号将被驱动到高逻辑电平以表示匹配的发生。因此，任何逻辑高ML_OUTi将立即导通来自其相应的图13的多重匹配检测电路的放电晶体管302。这将对MML没有影响，因为多重匹配读出电路330处于预充电阶段，其中电流源332被断开，并且将通过处于高逻辑电平的信号EN1来导通预充电晶体管354，从而使MML保持在低逻辑电平。由于EN1的高逻辑电平，连接到RMML的多重匹配读出电路331也处于预充电阶段。然后，在读出阶段期间，当ENL被设置为低逻辑电平时，将电流施加到多重匹配线MML和参考多重匹配线RMML上。只要MML_OUT和RMML_OUT都保持在低逻辑电平，“或”门382就产生低逻辑电平EN1。这将发生在EN2b脉冲高出现在多重匹配读出电路330的“或非”门362的输入端以及多重匹配读出电路331的“或非”门362的输入端上的时候，以开始有效阶段。通过反馈反相器360锁存低逻辑电平MML_OUT和RMML_OUT，并且它们的低逻辑电平将一直保持到MML和RMML中的任一个在查找并比较操作期间升高到其对应读出晶体管342的门限电压。在无匹配的情况下，MML和地之间不形成电流路径，从而允许MML的电压随时间快速上升。在单匹配的情况下，其中在MML和地之间通过单个放电晶体管302形成一条电流路径，因此MML电压随时间上升的速率变慢，这是因为少量电荷连续地从多重匹配线MML通过单一电流路径放电到地。因此，多重匹配线MML的电压随时间的上升速率在单一匹配的情况下较不存在匹配的情况的上升速率慢。在两个或多个放电晶体管被导通的情况下，由于在多重匹配线MML和地之间出现了多条并行的电路路径，这个上升速率变得更慢，因为电流源332必须克服多个下拉路径。RMML的电压电平的上升速率与就具有一个放电晶体管302导通的MML的上升速率一致。在本发明实施例中，只有一个放电晶体管305的栅极连接到VDD，而其它连接到RMML的放电晶体管306的栅极连接到地。因此，RMML的电压电平的上升速率将总是对应于单匹配条件。
图14给出了在零匹配、单匹配和多于一个匹配的情况下MML电压相对于时间的曲线图，从图14的曲线图可以看出，感兴趣的时刻是t1，在零匹配时，MML电压斜升到门限电压Vt，从而使图13中多重匹配线读出电路330的读出晶体管342导通。虽然对于单匹配和多于一个匹配的情形，MML在时刻t1没有达到Vt电平，但它将分别在t1后的一段时间在t2和t3时刻达到Vt，从而使读出晶体管342导通。虽然给出了MML电压和时间之间的线性关系，但MML相对于时间的上升速率并不需要是线性的。换句话说，使用根据本发明的这种过程，当提供电流时，多重匹配线的电压将开始上升，但取决于多重匹配线的状态(即包含无匹配、单匹配和多于一个匹配)，多重匹配线将会以图14所示的三种速率之一上升。因此，本实施例的多重匹配电路将根据到达MML相对于单匹配状态的门限电压电平Vt的延迟(负或正)来决定其状态。
在图13中，DFF 384和385将在EN1时钟信号变为高时接收、锁存出现在其各自的D输入端的高或低逻辑电平并将该电平传递到其Q输出端。当通过多重匹配读出电路330和331将MML_OUT和RMML_OUT之一或这两个信号从它们的预充电低逻辑电平驱动并锁存到高逻辑电平时，“或”门382将立即产生有效或高逻辑电平EN1信号。跃迁到高逻辑电平EN1将把DFF 384和385设置为锁存模式，防止因为改变输出Q1和Q0引起MML_OUT和RMML_OUT中任一个的逻辑电平出现任何变化。同时发生的还有，由高逻辑电平EN1将多重匹配读出电路330和331的电流源332截止，以防止对MML和RMML充电而保存功率。这样，多重匹配线检测电路重新进入预充电阶段，以准备下一次的查找并比较操作。概括地说，EN1从预充电高逻辑电平下降到低逻辑电平，以响应于信号EN2b的高逻辑电平脉冲，从而开始有效阶段，并在自定时期间保持在低逻辑电平。这个自定时时段大约是MML或RMML中在地和读出晶体管门限电压电位之间上升较快的那个所需的时间，因为一旦读出晶体管342导通，“或非”门362产生高逻辑电平信号，从而开始预充电阶段。以下表2定义了由输出Q1和Q0的不同逻辑电平组合所表示的与MML_OUT和RMML_OUT有关的状态。
表2
现参考图13和15详细讨论多重匹配线检测电路的一个例子。图15所示顺序图说明多重匹配线MML_OUT和RMML_OUT的输出中的逻辑电平转换，其中MML_OUT和RMML_OUT的输出受到它们各自的多重匹配线MML、RMML和控制信号EN2b和EN1的影响。箭头的开始表示引起某个事件的信号跃迁，而箭头的末端表示信号跃迁对另一信号的影响。D0和D1分别表示DFF 384和385的D输入端。阴影线表示“无关”状态。在此例示中，所有ML_OUTi信号处于低逻辑状态，保持所有连接到MML的放电晶体管302截止。
应该假定，MML_OUT和RMML_OUT之一或这两个信号从之前的查找并比较周期而保持在高逻辑电平，以保持信号EN1处于高逻辑电平，从而通过预充电晶体管354将MML和RMML保持在预充电低电平。
第一跃迁箭头500表示EN2b预充电脉冲的开始，该脉冲同时将MML_OUT、RMML_OUT驱动和锁存在低逻辑电平，因此，D1和D0分别与MML_OUT和RMML_OUT的逻辑电平保持一致，如第二和第三跃迁箭头502和504所示。当MML_OUT和RMML_OUT都处于低逻辑电平时，“或”门382产生低逻辑电平EN1，以导通多重匹配读出电路330和331的电流源332，如第四和第五跃迁箭头506和508所示。低逻辑电平EN1将结束预充电阶段并开始读出阶段，如第六跃迁箭头510所示。通过允许多重匹配读出电路330和参考多重匹配读出电路331的电流源332，MML和RMML的电压电平将开始上升。MML的电压电平将达到Vt电压，从而在RMML的电压电平到达Vt电压电平之前导通读出晶体管342。在第七跃迁箭头512处，MML_OUT随后被锁存在高逻辑电平。MML_OUT的高逻辑电平在D1的跃迁中被反射到高逻辑电平。这时，输出Q0和Q1与D0和D1的逻辑电平一致。因为RMML还没有到达Vt电压，因此RMML_OUT将保持在预充电低逻辑电平上。MML_OUT的高逻辑电平将使“或”门382在第八跃迁箭头514处将EN1驱动到高逻辑电平。作为EN1被驱动到高逻辑电平的结果而同时发生两个事件。首先，在第九跃迁箭头518，DFF 384和385将其各自来自信号MML_OUT和RMML_OUT的D输入(D1和D0)锁存。由于Q0和Q1已经分别锁存了低和高逻辑电平，因此，MML_OUT和RMML_OUT的逻辑电平的任何进一步变化将不会对Q0和Q1有影响。注意，根据以上的表2，高逻辑电平Q1和低逻辑电平Q0表示多重匹配检测电路的无匹配输出状态，它正确地对应于所有ML_OUTi处于低逻辑电平的情况。这是本发明的有利特性，因为在RMML到达Vt电压电平时，RMML_OUT在MML_OUT之后不久改变到高逻辑电平，但防止将Q0改变为高逻辑电平并改变多重匹配检测电路的输出状态。EN1引起的第二个事件发生在跃迁箭头520。EN1将通过晶体管350断开所有电流源332，并使所有预充电晶体管354导通，从而快速地将多重匹配线MML和RMML拉低到地。多重匹配线读出电路330和331现在被复位到预充电阶段并准备好执行另一次读出操作。
在单匹配的情况下，RMML和MML应同时上升到Vt电压电平，以产生高、高的Q1、Q0输出。在多重匹配的情况下，RMML将在MML之前上升到Vt电压电平，以产生低、高的Q1、Q0输出。由于EN1的低逻辑电平时段是由第一多重匹配线(MML或RMML)从预充电地电平到达Vt电压电平确定的，因此多重匹配线检测电路变为自定时，不需要从电路外部生成控制信号。
本发明的多重匹配线检测电路具有如下优点多重匹配线检测电路独立地区分无匹配、单匹配和多重匹配状态。该电路还提供对应于三种状态之一的输出。
由于在完全放电到地之前，MML和RMML只上升到Vt而不是满VDD电平，因此消耗了较低功率。由于在MML或RMML达到Vt电平之后读出阶段结束，因此读出操作很快。
不需要由人工延迟产生的预设定时控制信号来激活匹配线读出电路和多重匹配线检测电路。可以响应于匹配线读出电路提供的表示其读出和比较操作结束的信号来激活多重匹配线检测电路。多重匹配线检测电路在自定时时期之后禁止其自身。因此，不依靠外部生成的控制信号。
因为参考多重匹配线行被构造为与多重匹配线行相同和相邻，因此任何影响CAM阵列的工艺差异或温度效应会同样地影响参考多重匹配线行。另外，单匹配、多重匹配和无匹配状态之间的读出裕量不再依赖于根据晶体管比例的某部分电压，从而不会再受温度或工艺变化的影响。
此外，用于匹配线读出的相同电路可以用于检测多重匹配，从而减少了设计复杂性并优化了性能。
当然，在不背离本发明在权利要求书中定义的精神和范围的情况下，可以对本发明的上述特定实施例进行大量变化和修改。
虽然本发明的匹配线读出电路已经在硅片上用CMOS技术实现并仿真，但备选实施例可以用诸如BiCMOS的其它技术实现。
尽管已经将图9-13的电路实现为将匹配线预充电到地，但该电路可以反向以便将多重匹配线预充电到电源电压VDD。晶体管将用其各自互补类型晶体管替代，且将电源电压极性彼此互换。例如，n沟道晶体管应由p沟道晶体管替代，而p沟道晶体管应由n沟道晶体管替代。反向的多重匹配线读出电路应将多重匹配线预充电到电源电压VDD并检测匹配线的下降速率。负的电流源将使预充电的多重匹配线放电到地电位，并且任何导通的放电晶体管将形成到电源电压VDD的电流路径。所以，在无匹配状态下，多重匹配线的下降速率将比模拟单匹配状态的参考多重匹配线的下降速率更慢。
此外，可以考虑用p沟道放电晶体管来代替n沟道放电晶体管。
这种多重匹配检测方案可用于基于SRAM和DRAM的CAM。所公开的电路技术还可用于多级快速存储器或ROM，其中各单元能够存储几个门限电平之一。对典型的多级快速单元这样进行程序设计通过写入两个比特数据，以将其门限提升到三或四种电压电平之一。当加上读电压时，单元放电的电路流将根据其程序设计的门限电压而变化。本发明的电路能够用于经位线读出该单元的两个比特数据。连接到伪位线程序设计为适当的门限电压的伪单元将作为位线的电流进行比较的参考。
另外，查找并比较操作可以在相关高速缓冲存储器应用中得以实现，其中微处理器查找高速缓冲器以得到它要访问的地址和数据，并可以用本发明所述的电路和原理检测查找结果、即匹配或失配。
本发明的上述实施例只作为本发明的例示。本领域的那些技术人员可以对特定实施例进行改动、修改和变化，并不背离仅由所附权利要求定义的本发明的范围。
权利要求
1.一种用于检测电压的读出电路，所述读出电路包括读出线，电流源，在工作时连接到所述读出线，所述电流源在断开状态和接通状态之间切换，从而使读出线电压从第一电压电平改变到第二电压电平，放大器，用于读出所述读出线电压到所述第二电压电平的变化并提供对应于所述变化的放大信号，以及检测电路，用于根据所述放大信号从所述第一电压电平改变到所述第二电压电平以及参考信号从所述第一电压电平改变到所述第二电压电平之间的延迟差来提供多比特输出。
2.如权利要求1所述的读出电路，其特征在于所述读出线通过预充电电路被预充电到所述第一电压电平。
3.如权利要求1所述的读出电路，其特征在于还包括多个放电晶体管，所述放电晶体管并联在所述读出线和地电压之间，各个所述多个放电晶体管的栅极被耦合到相应匹配线读出电路的输出端。
4.如权利要求1所述的读出电路，其特征在于所述读出线在所述电流源处于断开状态时被预充电到所述第一电压电平。
5.如权利要求1所述的读出电路，其特征在于所述第一电压电平是逻辑低电压电平。
6.如权利要求1所述的读出电路，其特征在于所述第一电压电平是逻辑高电压电平。
7.如权利要求1所述的读出电路，其特征在于所述电流源包括至少一个串联在电源电压和所述读出线之间的p沟道晶体管。
8.如权利要求1所述的读出电路，其特征在于所述电流源包括至少一个串联在电源电压和所述读出线之间的n沟道晶体管。
9.如权利要求7所述的读出电路，其特征在于所述电源电压是高于所述第一电压电平的高电压电平。
10.如权利要求8所述的读出电路，其特征在于所述电源电压是低于所述第一电压电平的低电压电平。
11.如权利要求1所述的读出电路，其特征在于所述第二电压是n沟道晶体管门限电压。
12.如权利要求1所述的读出电路，其特征在于所述第二电压是p沟道晶体管门限电压。
13.如权利要求1所述的读出电路，其特征在于从参考读出电路产生所述参考信号。
14.如权利要求13所述的读出电路，其特征在于所述参考读出电路包括伪读出线；伪电流源，在工作时连接到所述伪读出线，所述伪电流源在所述断开状态和所述接通状态之间切换，从而使伪读出线电压从所述第一电压电平改变到所述第二电压电平，以及伪放大器，用于检测所述第二电压电平并用于提供所述参考信号。
15.如权利要求14所述的读出电路，其特征在于还包括多个放电晶体管，所述放电晶体管并联在所述伪读出线和地电压之间，耦合到所述伪读出线的各个所述多个放电晶体管的栅极连接到地，只除了一个晶体管的栅极连接到所述高电源电压VDD。
16.如权利要求14所述的读出电路，其特征在于所述伪读出线通过伪预充电电路被预充电到所述第一电压电平。
17.如权利要求14所述的读出电路，其特征在于所述伪读出线在所述伪电流源处于所述断开状态时被预充电到所述第一电压电平。
18.如权利要求14所述的读出电路，其特征在于所述第一电压电平是低电压电平。
19.如权利要求14所述的读出电路，其特征在于所述第一电压电平是高电压电平。
20.如权利要求14所述的读出电路，其特征在于所述伪电流源包括至少一个串联在电源电压和所述伪读出线之间的p沟道晶体管。
21.如权利要求14所述的读出电路，其特征在于所述电流源包括至少一个串联在电源电压和所述读出线之间的n沟道晶体管。
22.如权利要求20所述的读出电路，其特征在于所述电源电压是高于所述第一电压电平的高电压电平。
23.如权利要求21所述的读出电路，其特征在于所述电源电压是是低于所述第一电压电平的低电压电平。
24.如权利要求14所述的读出电路，其特征在于所述第二电压是n沟道晶体管门限电压。
25.如权利要求14所述的读出电路，其特征在于所述第二电压是p沟道晶体管门限电压。
26.如权利要求14所述的读出电路，其特征在于所述参考读出电路的晶体管的尺寸和排列基本上与所述读出电路的晶体管相同。
27.如权利要求1所述的读出电路，其特征在于所述读出放大器包括读出晶体管，所述读出晶体管耦合在读出输出节点和地之间，并具有门限电位电平，所述读出晶体管在所述读出线电位电平达到所述第二电压电平时被导通。
28.如权利要求27所述的读出电路，其特征在于所述读出晶体管是n沟道晶体管。
29.如权利要求27所述的读出电路，其特征在于所述读出晶体管是p沟道晶体管。
30.如权利要求1所述的读出电路，其特征在于所述检测电路包括逻辑门，用于接收所述放大信号和所述参考信号，从而提供控制信号；第一触发器电路，用于接收所述放大信号和所述控制信号，从而提供第一数据信号；以及第二触发器电路，用于接收所述参考信号和所述控制信号，从而提供第二数据信号。
31.如权利要求30所述的读出电路，其特征在于所述控制信号允许和禁止所述电流源和所述伪电流源。
32.如权利要求31所述的读出电路，其特征在于所述读出线和所述伪读出线在所述电流源和伪电流源处于所述断开状态时被预充电到所述第一电压电平。
33.如权利要求30所述的读出电路，其特征在于所述第一和第二触发器电路锁存所述第一和第二数据信号，以响应于所述控制信号的电压电平的转换。
34.如权利要求30所述的读出电路，其特征在于当所述第一数据信号处于高逻辑电平并且所述第二数据信号处于低逻辑电平时确定无匹配状态。
35.如权利要求30所述的读出电路，其特征在于当所述第一数据信号处于高逻辑电平并且所述第二数据信号处于高逻辑电平时确定单匹配状态。
36.如权利要求30所述的读出电路，其特征在于当所述第一数据信号处于低逻辑电平并且所述第二数据信号处于高逻辑电平时确定多重匹配状态。
37.如权利要求1所述的信号检测电路，其特征在于所述输出由锁存电路维持。
38.如权利要求37所述的信号检测电路，其特征在于所述锁存电路是半锁存器。
39.如权利要求37所述的信号检测电路，其特征在于所述锁存电路是全锁存器。
40.如权利要求13所述的读出电路，其特征在于所述参考信号由锁存电路维持。
41.如权利要求40所述的读出电路，其特征在于所述锁存电路是半锁存器。
42.如权利要求40所述的读出电路，其特征在于所述锁存电路是全锁存器。
43.一种检测电压电平的方法，所述方法包括以下步骤向读出线和伪读出线提供电流，用于将读出线和伪读出线电压电平从第一电压电平改变到第二电压电平；检测所述读出线和伪读出线从所述第一电压电平到所述第二电压电平的转变；当所述读出线或所述伪读出线中任一读出线到达所述第二电压电平时，禁止所述读出线和所述伪读出线的电流。根据所述读出线从所述第一电压电平改变到所述第二电压电平以及参考信号从所述第一电压电平改变到所述第二电压电平之间的延迟差提供多比特输出。
44.一种内容可寻址存储器，它包括按行和列排列的内容可寻址存储器单元阵列；地址译码器；数据存取电路；以及读出电路，具有多重匹配线；电流源，在工作时连接到所述多重匹配线，所述电流源在断开状态和接通状态之间切换，从而使所述多重匹配线从第一电压电平改变到第二电压电平；放大器，用于检测所述第二电压电平，以提供对应于此电平的放大信号，以及检测电路，用于提供对应于所述读出线从所述第一电压电平改变到所述第二电压电平以及参考信号从所述第一电压电平改变到所述第二电压电平之间的延迟的输出。
45.一种多重匹配检测电路，用于检测查找并比较操作的无匹配、单匹配以及多重匹配结果，所述多重匹配检测电路包括多重匹配线，经多个并联放电晶体管耦合到第一电压端子，各晶体管接收各个的匹配线查找结果；电流源，用于选择性地向所述多重匹配线提供电流；参考多重匹配线，经多个并联伪放电晶体管耦合到所述第一电压端子，除了一个伪晶体管的输入端连接到第二电压端子以外，其余各个所述伪晶体管的输入端连接到所述第一电压端子；参考电流源，用于选择性地向所述参考多重匹配线提供电流；多重匹配线放大模块，用于读出所述多重匹配线中从第一电压电平到第二电压电平的变化以及将所述变化放大，并提供放大信号输出；参考多重匹配线放大模块，用于读出所述参考多重匹配线中从第一电压电平到第二电压电平的变化并将所述变化放大，并提供放大的参考信号输出；检测信号，用于检测所述多重匹配线从所述第一电压电平改变到所述第二电压电平以及所述参考多重匹配线从所述第一电压电平改变到所述第二电压电平之间的延迟差。
全文摘要
公开了一种用于在内容可寻址存储器的查找并比较操作期间检测单匹配、多于一个匹配或无匹配状态的多重匹配线读出电路。该电路将多重匹配线的电压上升速率与参考多重匹配线的电压上升速率进行比较，从而产生多比特结果，该结果表示三种状态之一。该电路产生自定时控制信号以结束查找并比较操作，并将电路设置到预充电状态。
文档编号G11C15/04GK1444767SQ01813377
公开日2003年9月24日 申请日期2001年5月31日 优先权日2000年5月31日
发明者S·J－C·马, P·P·马 申请人:莫塞德技术公司