专利名称：结合基于输出的冗余的猝发读取的制作方法
技术领域：
本发明涉及半导体存储器装置。更明确地，本发明涉及闪存中基于输出的(output based)冗余。
较新的技术，例如同步读取与写入操作闪存，展现了重新设计CAM电路与结构及其相关输出电路的机会，以便匹配日益增加的系统性能标准与装置密度。理想的是实现更有效率的冗余CAM电路与结构及相关输出电路。
冗余核心单元阵列用于替换主要或正常阵列的无法操作或缺陷存储器核心单元。内容寻址存储器(CAM)电路可用以协助冗余替换。冗余CAM单元储存有关无法操作或缺陷存储单元位置的信息，使得存储单元的冗余阵列可用以替换主要阵列的无法操作或缺陷存储单元。
典型地，在客户或使用者使用前，由制造厂家测试存储器单元阵列以确定性能与精度。在测试阶段后，以适当的无法操作存储单元的位置来擦除或编程冗余CAM单元。
存储器中的核心单元是字节或字可寻址的。若于主要阵列执行特定操作，则提供用以操作的地址。目前，在存取对应于主要阵列的存储单元位置之前，将地址与有关无法操作存储单元位置的地址信息做比较。若此地址与一组无法操作存储单元位置匹配，此地址将重导引至冗余阵列。接着便在冗余阵列执行操作。若此地址没有与一组无法操作存储单元位置匹配，此地址则用于主要阵列，而且在主要阵列执行操作。典型地，利用冗余阵列存储单元而做的主要阵列存储单元的这种替换对于存储器的使用者为无缝及透明的。
较新的技术，例如同步读取与写入操作闪存，显示重新设计CAM电路与结构及其相关输出电路的机会，以匹配日益增加的系统性能标准，与装置密度。目前于本文中描述的优选具体实施例实现一个较有效率的例如闪存的于存储器中冗余CAM电路与结构及相关输出电路。
CAM单元配置为储存有关主要核心单元阵列里的无法操作存储单元位置的信息。典型地，无法操作存储单元需以冗余阵列里的存储单元替换。储存于CAM单元中的信息可关连至是否主要核心单元阵列操作地址所寻址的存储单元需以冗余阵列的存储单元替换。
参照
图1，为依照目前优选实施例的存储器100的方框图。在所示实施例中，存储器100配置为一个闪存，其形成为互补金属氧化半导体(CMOS)的集成电路，用以储存数字数据。然而，存储器100可采用任何其它适当的形式，且事实上本文中所说明的原理可应用于任何其它适当电路，在该电路中，同步操作允许双端口CAM结构。存储器100包含核心单元阵列102、解码器104、地址缓冲器电路108、冗余CAM电路106、控制逻辑电路110，以及检测放大器与输出电路112。控制逻辑电路110连接至解码器104、地址缓冲器电路108、及检测放大器与输出电路112。控制逻辑电路110产生一连串读取与写入选择操作信号RSEL、WSEL，且将各信号送至解码器104与冗余CAM电路106。优选地，控制逻辑电路110对应于存储器100分配时序与其它控制信号。
核心单元阵列102包含多个存储单元，每个存储单元均配置用以储存数据。在一些应用中，每个存储单元可储存单独一位数据；在其它应用中，每个存储单元可储存两位或多位数据。核心单元阵列102的存储单元可为字节或字可寻址的，且可由对应地址在地址缓冲器电路108存取。在一个特定的实施例中，将存储单元作为数据字存取，且地址对应于独有的数据字。然而，对于本领域技术人员而言显而易见的是，每个存储单元具有独有的地址、该地址由解码器104解码的其它具体实施例也是可能的。
解码器104典型地包含行或x-地址解码逻辑与位线或y-地址解码逻辑。解码器104的x-地址解码逻辑通过激活多个字线中的一字线，而每一字线关连至核心单元阵列的一行，响应至一从地址缓冲电路108提供的地址信号ADD。响应字线的激活，与此字线连接的存储单元激活且开始吸入电流。为适当地激活存储单元，字线必须通过实质的电位差，例如3.0至4.0伏特加以改变。
解码器104的y-地址解码逻辑将核心单元阵列102的适当位线连接至检测放大器与输出电路112。y-地址解码逻辑响应一个由地址缓冲器电路108来的地址信号ADD，以将从核心单元阵列102多个位线中选择的位线解码。检测放大器与输出电路112检测核心单元阵列102的选择存储单元的电流且判定储存于选择存储单元里的一个或多个位数据的二进制状态。在一个实施例中，电路112产生存储单元数据，此数据由位于作为存储器100外部使用的存储器100的输出的检测放大电路112检测作为数据字。其它电路，未显示于图1，提供如核心单元阵列102的个别存储单元所需的编写程序、读取、核对、擦除与执行其它操作。
存储器100响应在图1中标示为VCC的供给电位而工作。VCC与接地端的电位差为供给电位，且其范围举例而言在0.8至3.3伏特。适当的供给电位VCC乃依据各种因素，包括存储器100制造的技术。一般而言，在先进的CMOS工艺中，供给电位正常为1.8伏特。以确定的术语来说，此电位大于p沟道晶体管激活电位或截止电位Vtp的0.9伏特及n沟道晶体管激活电位或截止电位Vtn的+1.0伏特。
核心单元阵列102典型地包含一连串主要阵列与冗余阵列。图1的冗余CAM电路106还包含CAM单元储存有关核心单元阵列102主要阵列的一中无法操作或缺陷存储单元，或无法操作或缺陷位线位置的信息。相关冗余阵列的位线用以替换无法操作位线。冗余CAM电路106的CAM单元于PROG/ERASE输入端编程与擦除，如图1所示。典型地，CAM单元于终端用户或顾客使用芯片前的测试阶段时编程与擦除。
每当在核心单元阵列102执行例如读取或写入的操作时，将操作地址施加至冗余CAM电路106，以比较该操作地址与储存于CAM单元中的信息。若操作地址与储存于CAM单元中的位置信息匹配，则操作地址所对应的至少一个存储单元位置是无法操作的且需冗余替换。
例如，若读取操作由正常阵列执行，对应于组成一个数据字的一连串存储单元的读取地址将与冗余CAM单元的信息比较。若一条无法操作位线碰巧包含读取地址所要存取、且无冗余替换的一连串存储单元其中的一个，则冗余CAM电路将指示读取匹配读取地址。解码逻辑确保冗余阵列的位线替换读取地址所要存取、且无冗余替换的无法操作的位线与无法操作的存储单元。若无法操作的位线碰巧包含写入地址所要存取、且无冗余替换的一连串存储单元其中的一个，则相似的替换亦会产生。
依据图1的存储器100，图2为说明一个示范核心单元阵列102的图标，包括主要阵列与冗余阵列。水平地看，图2的示范核心单元阵列102分为上层排114与下层排116。垂直地看，阵列102分为四个垂直阵列VERT0、VERT1、VERT2、VERT3，每个垂直阵列包含一个主要阵列与一个相关冗余阵列。上层排114包含上层主要阵列118A至D与上层冗余阵列120A至D。下层排116包含下层主要阵列128A至D与下层冗余阵列130A至D。垂直阵列VERT0，举例而言，包含主要阵列118A、128A与冗余阵列120A、130A。
在一个具体实施例中，每个垂直阵列分为九个存储单元区段(未于图2显示)。水平地看，每个区段在主要阵列里分为一连串列区域(column area)。每个列区域依次包含若干存储单元。列区域的每个存储单元最好对应于主要阵列的一个特定位线。如上所述，当无法操作的存储单元位于主要阵列，则将识别无法操作的存储单元的位置。典型地，横跨垂直阵列的上层与下层冗余阵列部分的位线替换对应于无法操作的存储单元的主要阵列的整个位线。若位线其中的一个存储单元无法操作，则整个位线将由一个冗余位线所替换，故依据定义一个无法操作位线包含至少一个无法操作存储单元。典型地，且依据核心单元阵列102的设计，有限数目的主要阵列的无法操作位线可以相关的冗余阵列替换。
如上所述的一个实施例，存储单元以数据字存取，且存储单元的一个列区域储存特定数据字。例如，执行读取操作时，每次读取内部两个16位数据字，且每次一个16位数据字由输出电路112产生。以此方式，两个列区域可于读取操作时一同存取。相对而言，执行一个写入操作时，每次存取一个16位数据字与一个列区域。当然，这些数据字长度仅为示例且其它适当字长度亦可使用。
图3为一个示范性CAM级200的电路示意图与依据图1的存储器的伴随输出电路。示范CAM级200包含CAM单元202、写入数据总线204、与读取数据总线206。CAM单元202为晶体管，优选为n沟道金属氧化物半导体场效晶体管(MOSFET)。虽然CAM单元202优选为MOSFET晶体管，其用做非易失性存储单元，任何适当的主动数据储存组件皆可用于CAM单元202。写入数据总线204具有连接至节点212的输出端口与连接至CAM单元202的漏极于节点216的输入端。读取数据总线206具有连接至节点214的输出端口与连接至CAM单元202的漏极于节点216的输入端。写入数据总线204与读取数据总线206为晶体管，典型为n沟道MOSFET。当然，任何适当的数据总线可用于数据总线204、206。写入选择信号WSELm施加于写入数据总线204的栅极，而读取选择信号RSELm施加于读取数据总线206的栅极。电位VG施加于CAM单元202的栅极输入，而电位VS施加于CAM单元202的源极输入。在一个实施例中，在CAM单元202正常操作时，例如当CAM单元202被检查或存取时，电位VS将为接地电位。
在图3中还显示了一种对于该示范性双端口CAM级200的简化表示方法。一个通用的CAM级200可以表示为CAMn/VERTm，其中m表示M个垂直阵列VERT0至VERTm中的任何一个，而n表示对应于垂直阵列VERTm的N个CAM级200CAM0至CAMN中的任何一个。在显示于图2的示范性核心单元阵列102中，有M＝4个垂直阵列VERT0至VERT3。在一个实施例中，每个垂直阵列VERTm具有N＝8个相关的与独有的冗余CAM级CAM0至CAM7。在另一个实施例中，每个垂直阵列VERTm具有N＝16个相关的与独有的冗余CAM级CAM0至CAM16，布置于一个或两个分立的行中。当然，核心单元阵列102为可缩放的，且在设计、尺寸、排列、或分隔上可以不同于图2所示的示范性核心单元阵列102。依据实施例与核心单元阵列102的特殊设计与配置，与每个垂直阵列相关的的冗余CAM单元202与级200的数目也会有所不同。亦即可以设置更多的冗余阵列或使用额外的CAM单元，以特定地识别无法操作的或缺陷的存储单元的位置、包含无法操作存储单元的无法操作位线位置、或无法操作位线所在的列区域。
在一个具体实施例中，CAM单元202为可擦除信息或编程信息的非易失性存储单元。若CAM单元202为n沟道MOSFET晶体管，此可通过改变晶体管的门限电位而达成。编程/擦除的信号单元与伴随箭头用于指示在CAM单元202所执行的编程/擦除操作。CAM单元202对依据于CAM单元202是否编程或擦除的施加栅极电位有不同响应。
当CAM单元202编程时，调节的电位典型地施加于晶体管单元202的漏极与栅极。与供给电位VCC相比，调节电位相对地高。例如，接近5.0伏特的电位VD施加于CAM单元202晶体管的漏极，而接近8.5伏特的VG施加于CAM单元202晶体管的栅极输入。与所用电位无关，当冗余CAM电路106正常操作时，对于CAM单元202的编程操作的综合作用是增加门限电位，使其比任何施加于CAM单元202晶体管的栅极的电位高，亦即高于供给电位VCC。
在正常操作中，一旦CAM单元202编程且CAM单元202的漏极为接地电位，则当施加一个优选为供给电位VCC的栅极电位VG时，不会产生任何反应，亦即，CAM单元不会激活或导通。
典型地，所有的CAM于擦除前先编程，且一同擦除。CAM单元202可通过紫外光擦除程序加以擦除，此为本领域技术人员所公知。当然，其它擦除技术亦可使用。CAM单元202上的擦除效果，是将截止电位由CAM单元202编程时的数值降低至与一般的晶体管一致的正常数值。典型地，当CAM单元202擦除时，截止电位设定为使CAM单元202作用如同一个n沟道晶体管。亦即，当栅极电位VG与施加的供给电位VCC相同时，CAM单元将激活与导通。
同样示于图3的还有两个p沟道偏压晶体管208、210，作为示范性CAM级200的伴随输出电路。晶体管208、210相对于CAM202设计成且定尺寸，作为弱上拉(weak pull-up)晶体管。在一个实施例中，p沟道晶体管208、210为图3的低门限电位晶体管。本领域技术人员公知在制造时，例如MOSFET这样的晶体管的门限电位是受控的。装置制造过程允许在选择门限电位时有一些弹性。然而，标准值较普遍，且通常用于特定工艺的MOSFET。应认识到，上述这些门限电位仅为示例。通常，晶体管的设计参数，例如门限电位与装置大小、其它电路结构、或其它本领域技术人员可利用的适用设计技术可使用或替换于适当之处。
p沟道晶体管208、210连接至写入与读取数据总线204、206。例如，读取p沟道偏压晶体管210在节点214处连接至读取数据总线206的输出端口。通用CAM级200(其可表示为CAMn/VERTm)以及读取p沟道偏压晶体管210在节点214处产生信号CAMnR，其中，如上所述，n表示对应于垂直阵列VERTm的n个CAM级200 CAM0至CAMn其中的任何一个。“R”标识在节点214的信号CAMnR为读取操作CAM信号。依照以上所述，对于本领域技术人员而言，写入p沟道偏压晶体管208与其写入数据总线204的功能将是显而易见的。
当源极输入端为供给电位VCC，读取与写入p沟道偏压晶体管210、208的栅极输入接至接地电位。因此，由于如上所述晶体管210、208为低门限电位晶体管，在缺少来自CAM级200的上拉动作时，晶体管210、208将导通且相应的节点212、214将为VCC。
CAM级200连同晶体管208、210的操作依下列方式进行。在一个实施例中，每当发生存取核心单元阵列102的操作时，无论该操作是读取或是写入，都将存取冗余CAM电路106的CAM单元202。接着判定所存取的地址(读取地址或写入地址)是否包含需冗余替换的无法操作的存储单元位置。有关此位置的信息典型地于操作前编程至CAM单元202。当读取或写入操作，或两者皆发生时，每个CAM单元202的源极电位VS为接地电位且每个CAM单元202的栅极电位VG升至供给电位VCC。
若在一个垂直阵列VERTm执行读取操作，则读取选择信号RSELm将为高且读取数据总线206将启动。一个已编程的CAM单元202将仍为关断且不会响应一个施加的栅极电位VG、在一个具体实施例中的供给电位VCC而启动或导通。在没有来自CAM级200的上拉动作时，读取上拉晶体管210将导通且节点214将为VCC。因此，若CAM单元202编程且读取数据总线206激活，则节点214保持为高或者说为VCC。
若在一个垂直阵列VERTm执行读取操作，则读取选择信号RSELm将为高且读取数据总线206将启动。当响应一个施加栅极电位VG，或在一个具体实施例中的供给电位VCC时，已擦除CAM单元202将工作类似于n沟道晶体管且将启动并导通。CAM单元202会将节点216拉至接地电位。典型地，CAM单元202设计得要强于读取上拉晶体管210，且因此，若擦除CAM单元202且读取数据总线204启动，则会将节点214拉至接地电位。
若未在垂直阵列VERTm执行读取操作，则读取数据总线206将关断且CAM单元202将不会受检查。无论CAM单元202是否编程或擦除，均不会影响位于节点214的信号CAMnR的数值。
通常，若在一个垂直阵列VERTm执行读取操作，各信号CAM0R...CAMnR将指示出冗余替换产生的位线位置——若其存在而且编程于CAM级200 CAM0/VERTm...CAMn/VERTm的话。优选地，一个或多个CAM0R...CAMnR信号将与读取地址比较，以判定是否有读取匹配。若对于无法操作或缺陷位线有读取匹配，则一条冗余阵列的位线将替换无法操作位线。亦即，若指出在读取地址与关联于主要阵列(否则将在该主要阵列产生读取操作)的CAM级200之间的匹配，则将使用冗余位线而使用非无法操作位线。
图4为一个方框图，显示依据图1的存储器与图2的示范性核心单元阵列102的示范性CAM级阵列300与伴随的输出电路。图1的冗余CAM电路106包含示范性CAM级阵列300。CAM级阵列300包含下列关联于垂直阵列VERT0的CAM级200CAM0/VERT0 302A...CAM7/VERT0 302H。相似的CAM级200关联于其它垂直阵列VERT1全VERT3。
CAM级阵列300还包含读取p沟道上拉(pull-up)低门限电位晶体管370A～H与写入p沟道上拉低门限电位晶体管380A～H。
关联于垂直阵列VERT0的CAM级阵列300中的所有CAM级200接收写入与读取选择信号WSEL0、RSEL0。关联于其它垂直阵列的CAM级阵列300中的所有的CAM级200接收相似写入与读取选择信号。
CAM级CAM0/VERT0 302A～CAM0/VERT3 305A均在一个具有信号CAM0R的共同输出端连接至读取上拉晶体管370A，且均在一个具有信号CAM0W的共同输出端连接至写入上拉晶体管380A。
位于其它水平线的各CAM级全部在各共同输出端CAM1R～CAM7R连接至各读取上拉晶体管，且全部在各共同输出端CAM1W～CAM7W连接至相似的写入上拉晶体管。
图5为一个方框图，显示对应于图2示例核心单元阵列102的一个垂直阵列VERTm的CAM级200的示例群组400。示例CAM级群组400包含下列CAM级200CAM0/VERTm 402A...CAM7/VERTm402H，全部关联于垂直阵列VERTm。CAM级群组400的所有CAM级200接收一个对应于垂直阵列VERTm的写入选择信号WSELm与读取选择信号RSELm。
此外，在一个具体实施例中，存储单元作为数据字存取，且存储单元的一个列区域储存一个独有的数据字。例如，执行一个读取操作，其中每次两个16位数据字于内部读取，且每次一个16位数据字由图1的输出电路112产生。以此方式，两个列区域将于一次读取操作一同存取。相较而言，执行写入操作，其中每次存取一个16位数据字，与存取一个列区域。当然，这些数据字长度为示例且其它适当的数据字长度亦可使用。
依据一个具体实施例，垂直阵列VERTm主要阵列的水平行包含p个列区域，每个列区域包含q条位线。例如，行可包含p＝16个列区域，其中该16个列区域中，每个包含有q＝16条位线，在一个水平行中总共有256条位线。当然，这些数值是示范性的且用于解说，而非用于限制所述的具体实施例。
八个CAM级402A至402H的示例CAM级群组400明确指出无法操作位线位置与垂直阵列VERTm的主要阵列列区域。冗余阵列的一个冗余位线替换此无法操作位线，否则此无法操作位线将由写入或读取操作所存取。
无法操作位线BLi位置的识别首先识别包含无法操作位线的p个列区域的列区域。接着，识别对应于无法操作位线的列区域的q条位线的位线。因此，八个CAM级402A至402H的示例CAM级群组400储存两份信息以指出无法操作位线BLi的位置。
对于读取操作，对应于两个列区域，具有总数2q条位线的h位(2h＝p/2)读取地址，与储存于一组h地址CAM级的h位(2h＝p/2)地址比较。在本具体实施例中的两个列区域储存两个数据字。尤其是，h地址CAM级指示出两个列区域的h位(2h＝p/2)地址，其中一个包含无法操作位线BLi。若h位读取地址与储存于h地址CAM级的h地址匹配，则无法操作位线BLi位置由j(2j＝2q)I/O CAM级所识别。h与j的数值通常取决于p与q的数值。
例如，依据一个具体实施例的读取操作，每次两个16位数据字于内部读取，且每次一个16位数据字由图1的输出电路112产生。以此方式，每次存取p＝16个列区域中的两个，每个列区域包含q＝16条位线。依据图5，h＝3(23＝8)地址CAM级402F、G、H储存两个列区域的3位地址，其中之一包含无法操作位线BLi，且j＝5(25＝32)I/O CAM级402A至402E储存32位线的无法操作位线BLi位置于两个列区域里。当执行读取操作时，读取地址分别与地址CAM级CAM5/VERTm402F、CAM6/VERTm 402G、与CAM7/VERTm 402H的读取地址CAM信号READADD0、READADD1、与READADD2比较(使用未于图5或图1显示的地址匹配电路)。若读取地址与读取地址CAM信号匹配，则I/O CAM级402A～402E指出两个列区域的32条位线中，哪条位线为无法操作位线BLi。
CAM级共同提供有关需以冗余阵列位线替换的主要阵列无法操作位线位置的信息。例如，参照图5，假设CAM级402A～402H的输出分别为00010001。
若于具有共同读取地址000的两个列区域执行读取操作，则这三个位与下列信号比较READADD2＝CAM7R＝0由(地址)CAM级402H；READADD1＝CAM6R＝0由(地址)CAM级402G； 及READADD0＝CAM5R＝0由(地址)CAM级402F。
含有读取地址匹配，故检查I/O CAM级内容以判定位于共同具有读取地址000的两个列区域里，无法操作位线Bli的位置，如下列信号所显示READIO4＝CAM4R＝1由(I/O)CAM级402E；READIO3＝CAM3R＝0由(I/O) CAM级402D；READIO2＝CAM2R＝0由(I/O)CAM级402C；READIO1＝CAM1R＝0由(I/O)CAM级402B；及READIO0＝CAM0R＝1由(I/O)CAM级402A。
在一个具体实施例中，图1的所有组件包含于单一集成电路芯片。注意用于示范性闪存芯片的地址与控制输入有赖于存储器密度与接口实施方案。应认识到，所示具体实施例可于不同存储器密度与具有其伴随替换地址与控制输入结构的替换接口实施方案下工作。
同时操作闪存可于猝发(burst)方式下操作。于猝发读取方式下，每次读取多个数据位且以一个或多个部分显示于存储器输出。例如，在一个具体实施例中中，每次读取32位数据且以两个16位部分显示于存储器输出。猝发发生于非常短时间间隔内，例如20毫微秒(ns)。此短暂时间间隔留下了非常短时间，由冗余CAM判定是否需冗余读取。再者，于此判定后，仅有非常短时间以识别无法操作或缺陷，且需由冗余位或行替换的位线。当此判定进行且指出须冗余读取时，及当进行位线识别时，于猝发输出前存取冗余阵列及其读取与替换缺陷位线将延缓猝发输出且降低存储器装置的性能。因此，于冗余操作时，改进事件顺序将有益于猝发读取操作时获取时间优势。
在此所使用的不同术语与用语具有下列含义。术语“地址”用于广泛地指任何唯一地对应于一个或多个存储单元——或是其位置——的位置标识。术语与用语“低”、“逻辑低”、“非确认”、“非有效”、及“无效”用于广泛地指数位信号的逻辑低数值，通常以二进制零(0)表示。术语与用语“高”、“逻辑高”、“确认”、“有效”用于广泛地指数位信号的逻辑高数值，通常以二进制一(1)表示。用语″A与B耦合″定义为A直接连接至B，或A经由一个或多个中间组件而间接地连接至B。术语“使用者”用于指一个处理器或其它组件或试图存取存储器的实体。术语“信号”广泛地指一个模拟或数字信号而且包含两种类型的信号。
在此所使用的术语“无法操作”或“缺陷”，当与一个储存组件或一组储存组件一同使用时，广泛地指任何需以一个以上储存组件替换无法操作储存组件的条件或状态。举例而言，储存组件可包含一个或多个存储单元，或位线，或至存储单元的接口电路。尤其是，如此处所使用，一个无法操作或缺陷存储单元广泛地指一个具有或不具有伴随电路的存储单元，例如一条连接至存储单元的位线，或包含存储单元的一条位线。典型地，无功能的储存组件需要一个替换储存组件。无功能起因于储存组件或至该储存组件的接口的损伤或缺陷。
此处所述方法的各步骤可通过与所述行动一致的任何顺序执行。
虽然本发明的特定具体实施例已经并且还将予以展示和描述，但仍可进行修改。例如，个别晶体管的检测、p沟道与n沟道可于适当的应用中颠倒过来。需注意的是适当晶体管尺寸明确指出组成于图中省略的描绘电路晶体管的信道宽度与长度比例(以百万分的一米或微米测量)。应认识到，适当比例的选择不仅依据设计需求与用于实行电路的特定集成电路制造过程的能力与限制，且依据特定具体实施例的性能需求。再者，此处所述的发明概念可应用于存储器装置外的其它电路。
本发明于第一方面涉及执行冗余读取的装置。此装置包含存储单元阵列，可为正常存储单元或冗余存储单元。正常存储单元依次可为缺陷的或非缺陷的，且每个具有储存地址与输入/输出指示符。缺陷地址为缺陷存储单元的储存地址。
此装置亦包含解码电路，响应于存储单元的输入/输出指示符，若存储单元地址为缺陷的，则产生一个缺陷解码信号。此电路亦产生一个正常解码信号，若存储单元地址为非缺陷的，且此信号对应于此存储单元的输入/输出指示符。此装置亦包含一个多路复用器级，响应于正常存储单元，与对应于正常存储单元的输入/输出指示符，输出一个正常解码信号。此正常信号施加至对应于正常存储单元的输入/输出指示符的多路复用器输出。此电路亦输出一个响应冗余存储单元，与对应于缺陷存储单元输入/输出指示符的缺陷解码信号的冗余信号。此冗余信号施加至对应于缺陷存储单元输入/输出指示符的多路复用器输出。
此外，执行冗余读取的装置还可包含一个或多个CAM的第一阵列——其设定为储存缺陷地址，与一个或多个CAM的第二阵列——其设定为储存缺陷存储单元的输入/输出指示符。
此装置亦可包含一个于第一时间间隔读取正常存储单元、且于其间产生正常信号的正常检测放大器。在此情况下，装置还可包含于第二时间间隔读取冗余存储单元、且于其间产生冗余信号的冗余检测放大器。第二时间间隔大体上不会超过第一时间间隔。
若装置包含正常检测放大器，则解码电路将于第四时间间隔工作，该第四时间间隔大体上不会超过第一时间间隔。
除这些检测放大器外，装置还可包含地址匹配电路，此电路比较正常存储单元的地址与缺陷地址，并且在比较判定地址为缺陷的情况下，于第三时间间隔产生缺陷地址匹配信号。若比较判定地址为非缺陷，则该电路还会在第三时间间隔产生一个非缺陷地址匹配信号。第三时间间隔大体上不会超过第一时间间隔。
若装置包含地址匹配电路，则由该地址匹配电路依据存储单元的地址为缺陷与否，执行解码电路的功能。
同样地，在装置包含两种检测放大器的情况下，正常检测放大器将数据由正常存储单元送至多路复用器级。另一方面，冗余检测放大将数据由冗余存储单元送至多路复用器级。
因此，主要优点为冗余检测放大器将于一个通常与正常检测放大器操作时间匹配的时间间隔内操作。结果，存储器装置的操作将不会因冗余检测放大器的操作而延缓。
更进一步的优点为地址匹配电路将于一个通常与正常检测放大器操作时间匹配的时间间隔内操作。因此，存储器装置的操作将不会因地址匹配电路的操作而延缓。
再进一步的优点为解码电路将于一个通常与正常检测放大器操作时间匹配的时间间隔内操作。因此，存储器装置的操作将不会因解码电路的操作而延缓。
本发明另一优点为由X-解码与相关电路所占据的区域数量将可减少。
最后，本发明可提高增加存储器装置操作速度的主要目标。
下列优选具体实施例的附图与详细说明将更清楚地说明本发明这些与其它目标及优点。
本发明
具体实施例方式
图6显示本发明的一个具体实施例，检测放大器410读取存储单元，即主要阵列412里的正常存储单元。例如，在一个猝发读取具体实施例中，每次读取32位数据且以两个连续16位部分出现于存储器输出480。在此具体实施例中，32个检测放大器410读取正常存储单元。同样地，冗余检测放大器420读取关联于冗余阵列422里的存储单元，即冗余存储单元。检测放大器的实际设计的选择将依据整体存储器电路需求，且对于本领域技术人员而言是公知的。为方便起见，且无须由于固有的差异，主要阵列412与冗余阵列422的存储单元分别指的是正常存储单元与冗余存储单元。基于相似原因，检测放大器410分别指的是正常检测放大器与冗余检测放大器420。如上所述，存储单元的两个列区域或字——每个16位——于读取操作时同时存取，且因此来自正常检测放大器410的位线总线414为32位宽，且方框410表示32个正常检测放大器。
在最佳具体实施例中，实际上每个主要阵列412有两个冗余阵列422。对应于两个冗余阵列为两个冗余检测放大器420。对应于两个冗余阵列还有两个分立的CAM级的阵列432，每个储存一个缺陷二字数据段地址。此加倍的冗余容许以冗余存储单元替换在主要阵列412内的两个不同二字数据段的缺陷存储单元，因为两个CAM阵列432中每一个可储存一个不同缺陷二字地址。在本最佳具体实施例中，这一加倍使相同二字数据段的两个不同位置得以替换。二位宽总线424传送来自两个冗余检测放大器420的输出信号。在本具体实施例中，两个冗余检测放大器420分立地完成两个冗余存储单元的读取，大体上不晚于正常检测放大器410的读取操作结束。
如上所述，CAM级432的阵列将关联于每个主要阵列412。如上所述，且为本具体实施例所利用，在从主要阵列412读取时，将存取此CAM级432阵列，以判定从该主要阵列读取的二字数据段是否需要一个替换存储单元。此CAM级432阵列的存取显示于图6的方框440。这些CAM级432将包含两种信息形式。首先它们将包含一个二字数据段的地址。地址包含于CAM级432的二字数据段将为有缺陷的，即，将包含缺陷位。其次，CAM级432将储存缺陷存储单元的位置或该二字数据段内的位线。
对于该位置的术语可视为用于猝发读取存储器的特别形式。因16位(即二字数据段的一个字)同时置于存储器的多路输入/输出连接480，在这些16位内的位位置(bit location)在此称为″输入/输出指示符″，且范围为0至15。
接着，于存取后，即处理CAM阵列432的第一形式信息，即缺陷二字数据段的地址。缺陷二字数据段的地址与正在读取，位于主要阵列412里的二字数据段地址进行比较或匹配。比较由正常检测放大器410完成，大体上不晚于正常存储单元读取结束。在优选具体实施例中，二字数据段的地址由三位表示，如上所述并参看图5。执行比较的电路为本领域技术人员所公知的，且在图6中以方框450表示。
若两地址相同或匹配，即处理CAM阵列432的第二形式信息，即缺陷存储单元的位置或二字数据段里的位线。
如上所述并参照图5，位于缺陷存储单元或位线的缺陷二字数据段里的位置包含于两个CAM阵列432其中一个的五位中。这五位将受到解码，以选择需由冗余阵列存储单元替换的32位存储单元或位线的其中之一。在最佳具体实施例中，此解码460是一个两阶段过程。第一阶段为预先解码阶段。例如，若描述位线位置的CAM阵列五位以A0至A4描述，将形成位群组(A0，A1)、(A2，A3)与A4。(A0，A1)与(A2，A3)的所有组合，包含余集(complement)，可产生八种组合。这些组合接着作为输入而施加至简单门(gate)，从而产生一个预先解码输出。在解码第二阶段，这些预先解码输出接着彼此(并与A4至A4)相限制，从而产生代表五位A0～A4的小项的32个输出。此过程仅概述群组的形成、组合安排与应用，与输出栅极均为本领域一般技术人员所公知。此解码过程由正常检测放大器410完成，大体上不晚于读取。
由两个CAM阵列432其中一个产生的32个输出470，首16个输出指定为rp0ln且次16个输出为rp0hn。rp0ln判定二字数据段中第一或较低字里的缺陷位置，而rp0hn判定二字数据段中第二或较高字里的缺陷位置。这些双信号中每个字尾的n表示解码器460的32个输出中的每一个(在计及对应于每个rp0l与rp0h的16个字尾之后)，且指定信号应接至16个多路复用器电路中的哪一个(如下所述)。由两个CAM阵列中另一个产生的32个输出指定为首16个rp0ln与次16个rp0hn。
在最佳具体实施例中，解码电路不选择任何位为缺陷且需替换，若字地址比较450，依据两个冗余CAM阵列432，判定二-数据段字并非缺陷。此选择的无效结果，即是由于使用一个来自比较电路450的无匹配结果，做为解码阶段460的一个中断信号。
虽然将解码功能块460描述为具有两阶段，第一为预先解码阶段，然而其它设计亦是可能的，这对本领域技术人员而言显而易见。
此时，电路已由34个检测放大器410、420获得34个位数据。此34个中的32位最终将形成二字数据段的电路输出。32位输出多路复用器级470将由34个中选择适当的32个，且在时间480输出这32个中的16个。
图7描绘多路复用器级490电路的一部分500，为方便起见可将其表示为多路复用器电路500。在多路复用器级490中有16个相同的多路复用器电路500，在图7中表示为n＝0，1，....15。多路复用器电路的较低(标示″h″的信号)部分510(或″较低多路复用器局部电路″)与较高(标示″l″的信号)部分520操作方式相同，这为本领域技术人员所公知。因此仅提供较高部分520的操作细节。16个相同多路复用器电路500的集合简单表示为具有16位总线输出DSIn的多路复用器级490。
来自二字数据段其中一个的数据，例如第一数据，在输入端DSILn(n＝0，...，15)施加于16个较高多路复用器局部电路520群组。如上所述，中断解码器460输出，并且无缺陷选择——除非由两个冗余CAM阵列432的其中之一判定该二数据段字为缺陷。若rp0ln与rplln两者均为0或低，由NOR栅极530产生的norpln(″无冗余″＝″nor″)为1或高，且其互补的norplbn为低；因此，正常阵列位DSILn由CMOS传输栅极540通过，且接着暂时储存于锁存器550。
若rp0ln为1或高，则CMOS传输栅极542传送REDSI(0)，此信号来自于读取冗余存储单元其中一个的冗余检测放大器420。若rplln为1或高，则CMOS传输栅极544传送REDSI(1)，此信号来自读取另一冗余存储单元的冗余检测放大器420。
接着视情形而定，由DTLDB(确认低)控制的传输栅极550传送DSILn、REDSI(0)或REDSI(1)——若逻辑(未示于图中)要求整个电路执行读取的话。(在传输栅极560的上面两个晶体管中可看到的三角形表示p型MOSFET)。同样，在储存于锁存器570之后，信号穿过由RA(0)——当其为低时允许穿过——所控制的传输栅极580，即，由控制器依据在没有缺陷时，二数据段字的″L″或者说第一部份(DSILN，上述示例中的信号)或″H″或者说第二部分(″DSIHn″)是否会施加至多路复用器级输出DSIN，来判定RA(0)低或高。
以上详细描述仅说明了本发明可采用的许多形式中的若干个。因此上述详细描述意在说明而非限制，且应认识到所附权利要求包含所有等效方案，该权利要求定义了本发明的精神与范畴。因此所附权利要求范围意在涵盖所有此类在本发明真实精神与范畴内的变动与修改。
权利要求
1.一种闪存装置内的读取冗余组件，该组件包括存储单元阵列，该存储单元阵列包含正常存储单元阵列(412)与冗余存储单元阵列(422)；该正常存储单元阵列(412)包含缺陷存储单元与非缺陷存储单元，每个正常存储单元具有输入/输出指示符与储存地址；正常第一存储单元，包含正常存储单元中的一个；第一地址，包含正常第一存储单元的储存地址；缺陷第一存储单元，包含缺陷存储单元中的一个；缺陷地址，包含缺陷第一存储单元的储存地址；解码电路(460)，配置为响应缺陷第一存储单元的输入/输出指示符，若该电路判定该第一地址为缺陷地址，则产生缺陷解码信号，该缺陷解码信号对应于该输入/输出指示符；该解码电路(460)更进一步配置为产生正常解码信号，若该电路判定该第一地址并非缺陷地址，该正常解码信号对应于该正常第一存储单元的输入/输出指示符；具多路复用输出的多路复用器级(490)，该多路复用器级配置为响应于正常第一存储单元与反应于对应于正常第一存储单元的输入/输出指示符的正常解码信号，选择与提供正常输出信号于多路复用第一输出，该多路复用第一输出为对应于正常第一存储单元的输入/输出指示符的多路复用输出；以及该多路复用器级(490)更配置为响应冗余存储单元与响应对应于缺陷第一存储单元输入/输出指示符的缺陷解码信号，选择与提供一个冗余输出信号于多路复用第二输出，该多路复用第二输出为对应于缺陷第一存储单元输入/输出指示符的多路复用输出。
2.如权利要求1的闪存装置，该闪存装置进一步包含配置为读取所述正常第一存储单元的正常检测放大器(410)；存取正常第一存储单元，该存取正常第一存储单元包含由该正常检测放大器(410)读取的所述正常第一存储单元；存取地址，该存取地址包含所述存取正常第一存储单元的储存地址；以及冗余检测放大器(420)。
3.如权利要求2的闪存装置，其中该正常检测放大器(410)进一步配置为在第一时间间隔读取所述存取正常第一存储单元的正常第一存储单元，且于该第一时间间隔产生正常信号；该冗余检测放大器(420)配置为在第二时间间隔读取所述冗余存储单元(422)，且于该第二时间间隔产生冗余信号，该第二时间间隔大体上不超过该第一时间间隔。
4.如权利要求3的闪存装置，该闪存装置进一步包含地址匹配电路(450)，配置为比较所述存取地址与所述缺陷地址，该电路进一步配置为若比较判定存取的地址为缺陷地址，即在第三时间间隔产生缺陷地址匹配信号；以及地址匹配电路(450)，进一步配置为若比较判定存取的地址并非缺陷地址，即在所述第三时间间隔产生非缺陷地址匹配信号，该第三时间间隔大体上不超过所述第一时间间隔。
5.如权利要求4的闪存装置，其中该解码电路(460)更配置为响应于由该地址匹配电路所产生的缺陷地址匹配信号，判定该第一地址为缺陷地址，该解码电路配置为在第四时间间隔产生此判定，该第四时间间隔大体上不超过该第一时间间隔；以及该解码电路(460)更配置为响应于由该地址匹配电路所产生的非缺陷地址匹配信号，判定该第一地址并非缺陷地址，该解码电路配置为在第四时间间隔产生此判定。
6.如权利要求5的闪存装置，该闪存装置更包含一个或多个内容寻址存储器(CAM)的第一阵列(432)，该第一阵列配置为储存缺陷地址；以及一个或多个内容寻址存储器的第二阵列(432)，该第二阵列配置为储存缺陷存储单元的输入/输出指示符。
7.一种闪存装置内的读取冗余组件，该组件包括存储单元阵列，该存储单元包含正常存储单元(412)与冗余存储单元(422)；该正常存储单元(412)包含缺陷存储单元与非缺陷存储单元；储存字，包含多个正常存储单元，在该储存字中的每个正常存储单元具有输入/输出指示符；储存字的储存地址；缺陷字，包含具有缺陷存储单元的储存字；非缺陷字，包含具有非缺陷存储单元的储存字；缺陷地址，包含缺陷字的储存地址；其特征为一个或多个内容寻址存储器(CAM)的第一阵列(432)配置为储存缺陷地址；一个或多个内容寻址存储器的第二阵列(432)配置为储存缺陷存储单元的输入/输出指示符；地址核对电路(450)，配置为比较储存地址与缺陷地址，该电路更配置为产生缺陷地址匹配信号，若比较判定储存地址为缺陷地址；该地址核对电路(450)更配置为产生非缺陷地址匹配信号，若比较判定储存地址并非缺陷地址；解码电路(460)，配置为响应于具存取地址的缺陷字的缺陷存储单元输入/输出指示符与响应于缺陷地址匹配信号，产生缺陷解码信号，该缺陷解码信号对应于该输入/输出指示符；该解码电路(460)更配置为响应于非缺陷地址匹配信号，产生个别正常解码信号，该个别正常解码信号对应于具有存取的地址的非缺陷字的个别非缺陷存储单元的个别输入/输出指示符；具有多路复用输出的多路复用器级(490)，该多路复用器级(490)配置为响应正常存储单元与响应对应于此非缺陷字的此个别非缺陷存储单元输入/输出指示符的正常解码信号，选择与提供正常输出信号于多路复用第一输出，该多路复用第一输出为对应于此个别非缺陷存储单元输入/输出指示符的多路输出；以及该多路复用器级(490)更配置为响应冗余存储单元与响应对应于缺陷存储单元输入/输出指示符的缺陷解码信号，选择与配置冗余输出信号于多路复用第二输出，该多路复用第二输出为对应于缺陷存储单元输入/输出指示符的多路输出。
8.一种在闪存装置内冗余读取的方法，该装置包含存储单元阵列，该存储单元包含正常存储单元(412)与冗余存储单元(422)；该正常存储单元(412)包含缺陷存储单元与非缺陷存储单元；储存字包含多个正常存储单元，在储存字中的每个正常存储单元具有输入/输出指示符；储存该字的储存地址；配置为读取该储存的字正常存储单元(412)的正常检测放大器(410)；包含具有由该正常检测放大器读取的正常存储单元(412)的储存字的存取字；存取地址包含存取的字的储存地址；冗余检测放大器(420)缺陷字包含具有缺陷存储单元的储存字；非缺陷字包含具有非缺陷存储单元的储存字；缺陷地址包含缺陷字的储存地址；一个或多个内容寻址存储器(CAM)的第一阵列(432)，该第一阵列配置为储存缺陷地址；一个或多个内容寻址存储器的第二阵列(432)，该第二阵列配置为储存缺陷存储单元的输入/输出指示符；本方法包含行为有在第一时间间隔以正常检测放大器(410)读取存取的字的正常存储单元(412)；响应于此读取在第一时间间隔产生正常信号；在第二时间间隔以冗余检测放大器(420)读取冗余存储单元(412)；响应于此读取在第二时间间隔产生冗余信号，该第二时间间隔大体上不超过该第一时间间隔；在第三时间间隔比较存取的地址与缺陷地址，该第三时间间隔大体上不超过该第一时间间隔；若比较判定存取的地址为缺陷地址，则在第三时间间隔产生缺陷地址匹配信号；若比较判定存取的地址并非缺陷地址，则在第三时间间隔产生非缺陷地址匹配信号；响应于具有存取的地址的缺陷字的缺陷存储单元输入/输出指示符与响应于缺陷地址匹配信号，在第四时间间隔产生缺陷解码信号，该缺陷解码信号对应于该输入/输出指示符，该第四时间间隔大体上不超过该第一时间间隔；响应于非缺陷地址匹配信号，在第四时间间隔产生个别的正常解码信号，该个别的正常解码信号对应于具有存取的地址的非缺陷字的个别非缺陷存储单元个别输入/输出指示符；响应于正常信号与响应于对应于此非缺陷字的此个别非缺陷存储单元输入/输出指示符的正常解码信号，选择与提供正常输出信号于多路复用第一输出，此多路复用第一输出为对应于此个别非缺陷存储单元输入/输出指示符的多路复用输出；以及响应于冗余信号与响应于对应于缺陷存储单元输入/输出指示符的缺陷解码信号，选择与提供冗余输出信号于多路复用第二输出，该多路复用第二输出为对应于缺陷存储单元输入/输出指示符的多路复用输出。
全文摘要
一种用于完成闪存中冗余读取的装置。此装置包含正常存储单元(410)的阵列与冗余存储单元(412)的阵列。一些正常存储单元可具有缺陷地址。正常检测放大器(420)将于其存取的地址读取正常存储单元，而冗余检测放大器(422)将读取冗余存储单元。CAM的第一阵列(432)将储存缺陷存储单元的缺陷地址，而CAM的第二阵列(432)将储存缺陷存储单元的输入/输出指示符。解码电路(460)将解码缺陷与非缺陷存储单元的输入/输出指示符。一个多位多路复用器级(490)将输出正常存储单元(410)的内容，或在地址为缺陷时，输出冗余存储单元(412)的内容。所述内容将加到对应于存储单元输入/输出指示符的多路复用器的输出上。
文档编号G11C15/00GK1444743SQ01813382
公开日2003年9月24日 申请日期2001年7月17日 优先权日2000年7月25日
发明者A·艾尔－夏马, 赤荻隆男 申请人:先进微装置公司, 富士通株式会社