闪存中的字线译码结构的制作方法

专利名称：闪存中的字线译码结构的制作方法
技术领域：
本发明一般涉及半导体存储器组件。更具体地，本发明涉及闪存中的译码结构。
在集成电路的设计中，趋向于使用降低的电源电压电平来为集成电路供电。过去的各电路系列多操作于5伏和3.5伏。目前的各系列则操作于1.8伏，而未来的各系列将操作于1伏标定电压或以下，例如0.8伏。这些较低的电源电压构成了设计及操作上的挑战。
一个设计上的挑战涉及存取存储器的储存单元或存储装置的核心单元(core cell)。于譬如1.8伏供应系统的低电源电压系统里，可用的电压摆幅通常不足以进行快闪存储单元的读取或编程。因此，已经开发出电压升压电路以提供必要的电压变动。为了存取核心单元，字线升压到例如4伏。这样使得核心单元晶体管完全导通，并使核心单元接收足够的电流，从而通过感测电路而快速感测单元状态。在低供电电压系统中，高升压电压一般是必要的。
为提高特定字线用的字线电压，选定字线并施加升压电压到该字线。而字线驱动电路即是用来升高选定的字线到升压电压。字线驱动电路也同样地提供选定的核心单元最终的行或是X地址的译码动作。
典型地，每条字线都附带有字线驱动电路。随着组件布局与工艺技术的改良，存储器阵列里的核心单元间距将越来越细微。由于字线放置的位置越来越靠近，字线驱动电路的尺寸也将受到限制。近日来，已采用译码机制来识别特定的字线驱动电路及相应的选定字线。用以存取字线驱动电路以及用以提供升压电压到选定字线的译码机制的增大的复杂度提出了设计上的挑战。为了驱动字线，在许多结构中，电压升压电路和附属电路都在升压节点与驱动节点面对很大的负载电容，此现象将降低组件特性，并减少字线最佳选择时间。因此，需要在闪存中提供更有效率的译码结构，该译码结构可改善性能，减少升压及驱动节点的电容负载，并当配置以符合核心单元阵列的细间距时，减少字线的选择时间。
本发明实施方式现在参考附图，

图1系根据当前优选实施例的存储器100的方框图。在所示实施例中，存储器100配置为闪存，而闪存则形成为互补金属氧化物半导体(CMOS)集成电路，以用于储存数字数据。然而，此存储器100亦能采用任何其它适合的形式，而且事实上，在此所说明的原理可施加在任何其它应用字线选择及译码的适合电路中。存储器100包括核心单元阵列102、译码器104、升压电路106和地址缓冲器电路108。
核心单元阵列102包括多个存储单元，各存储单元皆配置用来储存数据。在一些应用上，每一个存储单元能够储存单一位的数据；而在其它的用途中，每一个存储单元可以储存2位甚至更多位的数据。核心单元阵列102中的存储单元能够是可寻址的字节或字，并且由地址缓冲器电路108上的对应地址来存取。在目前的优选实施例中，存储单元以16位数据字的形式来存取，而地址则对应到单一数据字。在其它实施例中，各存储单元拥有单一地址，并且由译码器104来译码。
优选地，译码器104包含行或X-地址译码逻辑112，以及位线或Y-地址译码逻辑114。优选地，译码器104的X-地址译码逻辑112响应地址信号ADD，该信号例如由地址缓冲器电路108通过激活多条字线110中的一条字线110而提供，其中每一条字线相关于核心单元阵列102中的一行。响应于字线110a的激活，与字线110a相关的存储单元即导通并开始流入电流。为了适当地导通存储单元，字线110a必须以相当大的电位差来予以改变，例如3伏到4伏。
优选地，Y-地址译码逻辑114或是与译码器104相似的逻辑将会与核心单元阵列102的位线116相耦合，例如，感测或输出接口电路(图1未示)。优选地，核心单元阵列102中的每一条位线116皆相关于核心单元阵列102中的一列或多列核心单元。在优选实施例中，Y-地址译码逻辑114对应于地址ADD，以译码从核心单元阵列102的多条位线116所选出的位线116a。举例说明，感测或是输出接口电路感测出在核心单元阵列102中选定的存储单元的电流，并判定储存于该选定存储单元中的一个或多个数据位的二进制状态。被感测的存储单元数据，优选地作为数据字，系由存储器100的输出端(未显示于此)产生，供使用于存储器100外部。图1中未示的其它电路则对核心单元阵列102中个别的存储单元提供编程、读取、验证、擦除与其它必须的操作。
存储单元100响应电源电压，如图1中标示的VCC而操作。举例说明，VCC与接地参考电位GND之间的电位差为电源电压，例如可大约在0.8伏至0.3伏范围内。电源电压VCC的适用性决定于几项因素的变化，包括用以制造存储器100的技术。一般来说，在先进的CMOS工艺中，电源电压标称应为1.8伏。绝对说来，此电压高于P沟道晶体管的导通或是门限电压Vtp(例如约0.9伏)，和N沟道晶体管的导通或是门限电压Vtn(例如+1.0伏)。
现参照图2，该图为示意图，显示出根据图1中的存储器100而建构的示范性字线译码结构200。结构200包含了核心单元阵列区块或区段(阵列0 202、阵列1 204、阵列2 206和阵列3 208)、局部驱动电路区块(SUBXDEC0 210、SUBXDEC1 212、SUBXDEC2 214和SUBXDEC3 216)、水平译码电路区块GXDEC218、驱动电路区块GVPX220、垂直译码电路区块(VXDEC0 222、VXDEC1 224、VXDEC2 226、VXDEC3 228)和升压电路106。图1中的核心单元阵列102优选地包括了阵列0 202、阵列1 204、阵列2 206和阵列3 208等核心单元阵列区块。图1中的译码电路104优选包括SUBXDEC0 210、SUBXDEC1 212、SUBXDEC2 214、SUBXDEC3 216、GXDEC 218、GVPX 220、VXDEC0222、VXDEC1 224、VXDEC2 226和VXDEC3 228。水平译码电路区块GXDEC 218优选接收字线地址信号ADDWL。字线地址信号ADDWL优选包括可运用在字线选择和译码上的地址信号ADD的一系列位。驱动电区块GVPX 200优选从图1与图2中的升压电路106接收升压电压信号VBOOST。水平译码电路区块GXDEC 218产生两组信号，第一组在SUBXDEC0 210和SUBXDEC1 212接收，第二组则在SUBXDEC2 214和SUBXDEC3 216接收。
示范性的字线译码结构200可扩展以适应设计上的多样化。举例来说，一般拥有K个核心单元阵列区块阵列0、阵列1、…阵列K-1。在图2中，显示了K＝4个核心单元阵列区块阵列0 202、阵列1 204、阵列2 206和阵列3 208。示范性的核心单元阵列区块阵列K对应于局部驱动电路区块SUBXDECk与垂直译码电路区块VXDECk。示范性的核心单元阵列区块阵列K包含M*N条字线。每一条字线都与该核心单元阵列区块阵列K的存储单元相耦合。M*N条中的每一条字线也都与局部驱动电路相耦合。示范性的局部驱动电路区块SUBXDECk则包含M*N个局部驱动电路，每一个局部驱动电路均与核心单元阵列区块K中的M*N条字线的对应字线相耦合。
继续进行该范例，一示范性的水平译码电路区块GXDEC包括译码电路的第一边和第二边。第一边产生第一组信号，例如选择信号，该信号由K/2个核心单元阵列区块SUBXDEC0...SUBXDEC(K/2)-1所接收。第二边则产生第二组信号，例如选择信号，该信号由K/2个核心单元阵列区块——SUBXDEC(K/2)...SUBXDEC K-1——所接收。本范例假设K为偶数并且大于或者等于4。示范性的水平译码电路区块GXDEC包括M个水平译码电路，其中每一个水平译码电路亦具有第一边和第二边。该M个水平译码电路的其中之一的一边，驱动该示范性局部驱动电路区块SUBXDEC K中N个局部驱动电路的M多个局部驱动电路的其中一多个(plurality)。此示范性垂直译码电路区块VXDECk包括N个垂直译码电路。该N个垂直译码电路的其中之一，以来自驱动电路区块GVPX 220的升压电压，提供给示范性局部驱动电路区块SUBXDECk中M个局部驱动电路的N多个局部驱动电路的其中一多个。优选地，M*N个区部驱动电路的其中一个局部驱动电路将由M个水平译码电路的其中之一的一边来驱动，并由N个垂直译码电路的其中之一来提供升压电压。其次将选择该局部驱动电路，并选择该局部驱动电路所要耦合、且为该局部驱动电路所驱动的字线。
作为非限定性的数字实例，在根据图2的现有优选实施例中，有K＝4个垂直译码电路区块VXDEC0 222、VXDEC1 224、VXDEC2 226和VXDEC3 228(每一个区块包含N＝8个垂直译码电路)，一个水平译码电路区块GXDEC 218(包括M＝64个两边的水平译码电路)，以及K＝4个局部驱动电路区块SUBXDEC0 210、SUBXDEC1 212、SUBXDEC2214、SUBXDE3 216，每一个局部驱动电路区块包含M*N＝64*8＝512个局部驱动电路以及K＝4个核心单元阵列区块阵列0 202、阵列1 204、阵列2 206、阵列3 208，每一阵列区块包含M*N＝64*8＝512条字线。
为了在图2中字线译码结构200的电路层级上进行说明，对于用来表示电路与个别信号的各变量的予以概要解释。一般说来，水平译码电路区块GXDEC 218包括M个两边的水平译码电路。M个两边的水平译码电路之中的任一个标示为GXDECm，其中m从0分布到M-1。一般地具有K个垂直译码电路区块，其中示范性垂直译码电路区块标记为VXDECk并包含有N个垂直译码电路。N个垂直译码电路之中的任一个标记为VXDECkn，其中n由0分布到N-1。一般地具有K个局部驱动电路区块，其中示范性局部驱动电路区块标示为SUBXDECk并包括M*N个局部驱动电路。M*N个局部驱动电路之中的任一独立的驱动电路标记为SUBXDECkmn，其中k从0分布到K-1。一般地具有K个核心单元阵列区块，其中示范性核心单元阵列区块标记为阵列k并包括M*N条字线。M*N条字线之中的任一独立的字线表示为WLkmn。一般而言，驱动电路区块GVPX 220提供第一升压电压到第一边或者说A边230，记为a，提供第二升压电压到第二边或者说B边232，记为b。当然，任一独立的A或是B边230、232都指的是t，而t系从a分布到b或是从1分布到2。
当然也有其它配置方式与实施例的可能，例如目前优选的实施例为一个核心单元阵列区块在两边均有示范性的局部驱动电路，而非一个核心单元阵列区块仅在一边有局部驱动电路区块。
现在参考图3，该图系为依据图2的驱动电路区块GVPX 220的示范性实施方案的电路图。图3的示范性驱动电路区块GVPX 220系以N沟道金属氧化物体场效应晶体管(MOSFET)或称NMOS晶体管，以及P沟道MOSFET或称PMOS晶体管来予以实施。当用MOSFET晶体管来实施驱动电路区块GVPX 220时，可使用任何适当的有源组件。
驱动电路区块GVPX 220包括电路的第一边342，该第一边342包含了NMOS晶体管302、306、314和316，PMOS晶体管304、308、310和312，以及一反相器336。GVPX 220进一步包括电路的第二边344，该第二边344包括了NMOS晶体管318、324、328和332，PMOS晶体管322、326与330，以及一反相器334。
驱动电路区块GVPX 220优选地切换在升压电压VBOOST及电源电压VCC之间的连续性输出。与电路第一边342相耦合的第一选择节点338接收第一边或称A边选择信号，SELa，其关系到图2的字线译码结构200的第一边或称A边230。而与电路第二边344相耦合的第二选择节点340则接收第二边或称B边选择信号SELb，其关系到结构200的第二边或称B边232。在图2中，电压信号gVpxga由驱动电路区块GVPX 220产生并优选提供到图2所示结构200中的GXDEC 218和第一边230上的各局部驱动电路区块，例如SUBXDEC0 210和SUBXDEC1 212。电压信号Vpxga由驱动电路区块GVPX 220所产生并优选提供到图2所示结构220的第一边230上的各垂直译码电路区块，例如VXDEC0 222和VXDEC1 224。同样，电压信号gVpxgb由驱动电路区块GVPX 220产生并优选提供到图2所示结构220的GXDEC218和在第二边232上的各局部驱动电路区块，例如SUBXDEC2 214和SUBXDEC3 216。电压信号Vpxgb由驱动电路区块GVPX 220产生并优选提供到在图2所示结构220的第二边232上的各垂直译码电路区块，例如VXDEC2 226和VXDEC3 228。
电源电压VCC施加于NMOS晶体管314、316、318、324的各栅极节点上。该NMOS晶体管314、316、318、324导通并提供足够的电流以拉升PMOS晶体管310、312、320、332的漏极节点到适当电位，从而响应第一与第二边选择信号SELa、SELb的改变。
当未选择结构200的第一边230时，第一边选择信号SELa为低电位，而该PMOS晶体管310的栅极节点亦为低电位。因此，该PMOS晶体管310导通，使得反相器336的输出端处于升压电压VBOOST，且NMOS晶体管302、306的栅极节点处于VBOOST。因此，NMOS晶体管302、306导通而电压信号gVpxga、Vpxga则为电源电压VCC。
同样地，当未选择结构200的第二边232时，第二边选择信号SELb为低电位，PMOS晶体管322的栅极节点亦处于低电位。因此PMOS晶体管322导通，使得反相器334的输出端处于升压电压VBOOST，且NMOS晶体管328、332的栅极节点处于VBOOST。因此，NMOS晶体管328、332导通而电压信号gVpxgb、Vpxgb为电源电压VCC。
结构200的其中一边将在该边上的其中一条字线译码时被选定。当存储器的X译码电路检测到适当的输入地址以译码选定的字线时，即会发生这种情况。当结构200的第一边230被选定时，第一边选择信号SELa为高电位，反相器336的输出端则为低电位，且PMOS晶体管310的漏极节点亦为低电位。因此，PMOS晶体管304、308的栅极节点为低电位，PMOS晶体管304、308导通而电压信号gVpxga、Vpxga则处于升压电压VBOOST。
同样地，当选定结构200的第二边232时，第二边选择信号SELb为高电位，而反相器334的输出端则是低电位，且PMOS晶体管322的漏极节点亦为低电位。因此，PMOS晶体管326、330的栅极节点为低电位，PMOS晶体管326、330导通且电压信号gVpxgb、Vpxgb处于升压电压VBOOST。
现参考图4，图4是根据图2结构的任何译码电路区块VXDEC0222、VXDEC1 224、VXDEC2 226、VXDEC3 228的垂直译码电路VXDECkn 400的示范性实施方案的电路示意图。示范性垂直译码电路VXDECkn 400包括NMOS晶体管402、404、406、410和PMOS晶体管408。尽管采用PMOS和NMOS晶体管来实施示范性的垂直译码电路VXDECkn 400，亦可在合适的情况下采用其它的有源组件。
电路VXDECkn 400提供信号Vwkn，其中k从0分布到K-1，而n则从0分布到N-1。在示范性实施例中，n等于8而k等于4。电路VXDECkn 400提供信号Vwkn给示范性局部驱动电路区块VXDECkn中的M个局部驱动电路。在示范性实施例中，M等于64。由垂直译码电路200提供给M个局部驱动电路中任何单独一个的为称作SUBXDECKmn的信号Vwkn。垂直译码电路400仅提供升压电压到存储器的选定的垂直电路。
垂直译码电路400包括N沟道晶体管402，该晶体管在其漏极接收选择信号Vselk。当已经选择垂直译码电路400所提供的其中一个子X译码器或其中一个字线驱动电路以进行读取或写入存取时，本信号为有效低(active low)。信号Vselk的状态由存储器的行或X译码电路所控制。当行或是X地址译码在进行时，晶体管402的栅极接收控制信号Vxn。
晶体管402的源极与反相器412的输入端相耦合，该反相器包括晶体管408与晶体管412。晶体管408是P沟道晶体管，其源极与体部节点(bulk node)都接到电压为Vpxgt的升压节点。晶体管410则是源极端接地的N沟道晶体管。反相器412的输出端提供信号Vwkn。
同样耦合到反相器412的输入端的是N沟道晶体管404与P沟道晶体管406。该N沟道晶体管404的漏极与栅极都接到正向电源VCC。而P沟道晶体管406的源极与栅极则接到电压为Vpxgt的升压节点。N沟道晶体管404作为上拉晶体管(pull up transistor)工作，将反相器412的输入端偏置以放弃选择输出Vwkn。在已经将有效低选择信号Vselk去除或是驱动至无效高(inactive high)电位时，晶体管404将反相器的输入节点上拉至高电位。当电压为Vwkn的输出信号为无效低(inactivelow)电位时，电压Vwkn将导通P沟道晶体管406。而当输出电压Vwkn转高时，其将使晶体管406截止。
于优选实施例中，每8条字线设置一个垂直译码电路400，并伴随一整体(global)X译码电路(如图5所示)。所以，可采用等于八条字线间距的空间用于布局设计。每一子X译码电路(图6)小得足以设置在字线间距中。因此，可用细间距字线而实现总体的X译码器布局。
现参考图5，图5则是根据图2结构的水平译码电路区块GXDEC218中水平译码电路500的示范性实施方案的电路图。该示范性水平译码电路500包括了与非门(NAND gate)502，反相器504、506、508、NMOS晶体管510、512、514、516和PMOS晶体管518、520、522、524。尽管采用PMOS和NMOS晶体管来实施示范性水平译码电路500，其它合适的有源组件亦可予以采用。
如图2所示，水平译码电路500优选在对与非门502的输入端接收多位的字线地址信号ADDWL。字线地址信号ADDWL优选包括地址信号ADD中一组选定的位，这组选定的位可用于字线选择与译码。在一个实施例中，字线地址信号包含4位。
与非门502的输出将驱动反相器504。该反相器504的输出端与N沟道晶体管512、514的源极和反相器506、508的输入端相耦合。该N沟道晶体管512进一步将其栅极接VCC、漏极接到P沟道晶体管524的漏极和P沟道晶体管522的栅极。P沟道晶体管522的源极端和井(well)则接升压电压gVpxga。相同地，P沟道晶体管522的源极和井接gVpxga，而其栅极则接到晶体管524的源极。该晶体管522的漏极则接到N沟道晶体管510的漏极，N沟道晶体管510的栅极接VCC而源极则接到反相器508输出端中的有效低节点NGwm。
N沟道晶体管514的栅极进一步地接VCC，漏极接到P沟道晶体管518的漏极和P沟道晶体管520的栅极。P沟道晶体管518的源极和井接升压电压gVpxga。同样，P沟道晶体管520的源极和井接gVpxga，而其栅极则接到晶体管518的漏极。晶体管520的漏极接到N沟道晶体管516的漏极，N沟道晶体管516的栅极接VCC而源极接到反相器506输出端上的有效高电位节点NGwm。
在先前的实施方案中，当选定一特定的局部字线mkn时，相应于该区域字线的选定全域性字线(globalword line)是有效低电位。而其它未选上的全域性字线则为高电位。当升压电路106(图1)开始提升电压时，未选择的63个全域性字线电位则经由来自电路Gvpx的电压Vpxg而升压(图3)。而选定字线则由来自升压电路的电压Vpxk而升压。在此电路的物理布局上，有效低Gwn的全域性字线横跨所有的子X-译码器电路并连接到P沟道晶体管与N沟道晶体管。其效果是将相当大的电容负载加到升压电路106的输出端。此举将减缓升压电压的提升与局部字线的运作。
根据本实施例，通过隔开全域性字线，升压电压节点上的整体负载将会降低，而存储器电路的特性亦会改善。在图5中，第一组全域性字线gwma将驱动一组子X译码器，而第二组全域性字线gwmb将驱动第二组子X译码器。同样地，根据与非门502上的输入地址而将它们译码。假如至与非门502的输入皆高电位时，与非门502的输出端将转低电位，而反相器504的输出端亦转低电位。此将驱使反相器506、508的输出端为低电位，并导通晶体管510与516。晶体管512、514将截止。在此状态下，分别在晶体管510与516漏极上的有效低输出gwma与gwmb均为低电位。而分别在晶体管512与514的漏极上的有效高输出gwma与gwmb则处于升压电压gVpxgb。同样地，假如至与非门502的至少其中一个输入端为低电位时，与非门501的输出端则将为高电位而反相器504的输出端将为低电位。在此状态下，晶体管512、514导通而晶体管510与516则截止。结果，在晶体管510漏极的有效低输出gwma与在晶体管516漏极的有效低输出gwmb将处于升压电压gVpxgb。而在晶体管510漏极的有效高输出gwma与在晶体管516漏极的有效高输出gwmb则将处于低电压电位。
通过分隔开提供至字线译码器的升压电压，线负载电容值可以降低至其原有值的大约二分之一。另外，驱动晶体管尺寸因电容较小而可降低，所需的驱动电流亦可随之降低。因此，P沟道晶体管518、520、522、524可以减小，降低了整个电路的面积。优选地，对于全域性X译码器电路的各边使用相同的升压电路，以提供升压电压于有效高与有效低全域性字线gwma与gwmb。
现参考图6，该图为根据图2的结构的任何次X译码器或局部驱动电路区块SUBXDEC0 210、SUBXDEC 212、SUBXDEC2 214、SUBXDEC3 216中局部驱动电路600的示范性实施方案的电路图。示范性局部驱动电路600包括了NMOS晶体管602、606和PMOS晶体管604。尽管用PMOS和NMOS晶体管来实施示范性水平译码电路500，亦可采用任何合适的有源组件。
N沟道晶体管602的漏极耦合到升压电压Vwkn，源极与局部字线610相耦合而栅极则与有效高全域性字线gwmt相耦合。P沟道晶体管604的漏极耦合到局部字线610，栅极则与有效低全域性字线gwmt612相耦合而源极与井则均接至升压电压gVpxgt。N沟道晶体管606的漏极与局部字线610相耦合，栅极与节点614上的有效低信号NGwm相耦合，源极则耦合至接地端。
在先前的实施例中，有效低全域性字线gwm驱动N沟道下拉晶体管和P沟道上拉晶体管。若未选择特定的子X译码器600时，该N沟道下拉晶体管仅需导通。也就是说，该栅极电位无须提高至升压电压。在一个实施例中，晶体管606的栅极在节点614由来自图5的与非门502的逻辑输出来驱动。该特定的驱动电路并不重要。倒不如说，通过去除栅极电容(该栅极电容是由8个子X译码器中的每一个的N沟道晶体管606所贡献的)，而改善了在有效低全域性字线NGwm上的负载。在所述实施例中，由于与非门502拥有适当的信号电平且该与非门502在结构上接近于晶体管606，所以便利地均使用来自与非门502的输出信号以驱动N沟道晶体管606。与非门502由电源VCC所驱动，请注意，电源VCC已足以操作N沟道晶体管606。因此无须升压电压。
在替代实施例中，N沟道晶体管606的栅极由有效低全域性字线NGwm所驱动，如图6所示。该线上的电压由水平译码电路500驱动至升压电压(图5)。相同地，N沟道晶体管602的栅极被驱动至有效高全域性字线gwmt上的升压电压。另外，在所述实施例中，将P沟道晶体管604在其栅极驱动到有效低全域性字线gwmb上的升压电压。又由于晶体管里的电流正比于栅极至源极的电压，故施加升压栅极电压将导致对应的晶体管导通更稳定。因为所述晶体管对于相同的结构尺寸了提供更大的电流，所以相应于字线的电容可以更快速地充电或放电。另外，如此能使晶体管在减小尺寸的同时依然提供相同大小的电流，从而使布局设计的尺寸得以最小化。
P沟道晶体管604的栅极电容提供了改善性能的另一机会。在先前的实施例中，当选定电路600时，升压电压(大约4.0伏)在P沟道晶体管604的栅极与井端施加到有效低全域性字线gwmt上。若未选择该电路，如同具有由有效低全域性字线gwmt所驱动的7个其它的子X译码电路600的例子里，该晶体管604的井端将保持在非升压电压(大约3.0伏)。
这种原有的设计对升压电路输出增加了额外的电容。在此情况下，未选定的P沟道晶体管604将以累积(accumulation)方式操作。在此累积方式中，晶体管的栅极电容将比空乏(depletion)方式高出许多。
在图6中，为去除这一额外的电容，同样地施加升压电压gVpxgt到晶体管604的井端。因为升压电压可用于全域性X译码电路及其相关的子X译码电路，所以这一电路设计拥有简化和降低升压电路设计的尺寸的优点。
通过应用图6中P沟道晶体管604的体效应，可获得进一步的性能提升。体效应系指响应于施加到晶体管的体部或井端或基底节点的偏置电压变化的晶体管门限电压中的变化。图7为图5的GVPX电路的可替代实施例。图7仅说明了图5的右半边和一些额外的电路。在图7中，晶体管702、704、706与708附加到电路中。P沟道晶体管702的栅极与P沟道晶体管518的栅极以及N沟道晶体管516的漏极相耦合。当响应于字线的正确译码、由与非门502产生选择信号时，升压节点714提升到升压电压gVpxgb。P沟道晶体管702的源极耦合到升压电压gVpxgb而其漏极则耦合到输出端710。N沟道晶体管704的栅极耦合到与晶体管710相同的节点714，而漏极耦合到升压电压gVpxgb，源极则耦合到输出端710。晶体管76和7808相似地配置。P沟道晶体管706的栅极耦合到节点714，漏极则耦合到输出端712，而源极耦合到升压电压gVpxgb。N沟道晶体管708的栅极耦合到节点714而漏极则耦合到升压电压gVpxgb，且源极耦合到输出端712。
晶体管702、704提供升压电压gVpxg(t)到图4中的垂直X译码器电路400。晶体管706、708则提供升压电压gVpxg(t)到图6中的水平译码电路区块GXDEC 218与子X译码器电路600。在该些电路中，假如在P沟道晶体管604源极的Vwkn比在晶体管604井端的gVpxgt更快增加到升压电压，则由于体效应，P沟道晶体管的门限电压Vt变得更低且P沟道晶体管稳定导通。在图7中，假如晶体管702“强于”晶体管706(即有较高的宽度与长度之比)且垂直X译码器电路的gVpxg(t)增加得快于全域性X译码器电路218及子X译码器电路600的gVpxg(t)时，图6中晶体管604的源极电压Vwkn将比基底电压Vpxgt高，产生预期的结果。晶体管702、706的几何尺寸可调整以最大地改善性能。
在一个实施例中，图1中所有的组件包含在单一集成电路芯片上。值得注意的是，示范性闪存的地址与控制输入决定于存储器的密度与接口的方案。因此应认识到所述实施例可适用于不同的存储器密度与具有相应的替代性地址与控制输入结构的替代性接口方案。
应理解，本说明中关于水平与垂译码电路(例如电路区块218、222、224、226、228)所使用的水平与垂直的措词指的是字线译码与选定。尤其是水平与垂直的译码电路系统用来识别特定局部驱动电路区块中的特定局部驱动电路，例如图2中的SUBXDEC0 210、SUBXDEC1 212、SUBXDEC2 214或是SUBXDEC3 216的特定局部驱动电路。水平与垂直的措词系为参考用语，用来区别译码电路的类型，而与其绝对或相对的位置无关。亦即是，举例来说，在此所述的垂直译码电路并非指的是译码核心单元阵列的一列，而是指译码字线或是核心单元阵列的一行。举例来说，可通过与在此所述实施例一致的方式来配置、布局、或实现该水平与垂直译码电路本身。例如，水平译码电路或是垂直译码电路能够以任何方式安排在一适当构想的x-y平面中。
如同此处所运用的，地址一词系广泛地指唯一地对应于一个或多个存储单元的地址标识符或是一个或多个存储单元的位置。在此处所说明的现有优选的实施例中表示为VVVV。可是，所述实施例的各方面可以应用于除了BBB之外的操作。
如同此处所运用的，低电位、逻辑低、非确认、无效的与不活动的用语及术语系概括地指数字信号的逻辑低数值，一般理解为表示二进制的零(0)。
如同此处所运用的，高电位、逻辑高、确认、与有效系概括地指数字信号的逻辑高数值，一般理解为表示为二进制的一(1)。
如同此处所使用的，惯用语“A与B耦合”系定义为A直接连接到B，或是A经由一个或多个中间组件而间接连接到B。
如同此处所运用的，用户一词系指处理器或是其它组件或是对存储器进行存取的实体(entity)。
应该明白的是，此处所使用的信号一词概括地指模拟或是数字化信号并包含此两种信号。
根据之前所述，我们可知道现有优选的实施例系提供VVVV。该存储器包括ZZZZZZ。
尽管发表及说明了本发明中的特殊实施例，但仍可做出变更。举例来说，各个晶体管(P沟道与N沟道的)的含义可在适当用途下予以反转。该注意的是，已经从图中省略了确定组成所示电路的晶体管用的沟道宽度对长度比值(以微米计量)的适当晶体管尺寸。应认识到，对于所述电路的实现以及特定实施例中的性能要求而言，根据所用特定集成电路制造工艺的设计要求以及容量及限制，可选择适当的长宽比。另外，在此所说明的发明的概念亦可运用在存储器组件之外的电路中。值得了解的是，此处所述方法的各步骤亦可以与所述动作一致的任何顺序来执行。
前面详细描述仅说明了本发明可采用的许多方式中的一小部分。因此前述详细描述仅是说明性的而非限制性的，应理解为所附权利要求，包括所有等效方案，系用来规定本发明的精神与范围。因此，所附加权利要求意在涵盖所有处于本发明的真正精神与范围内的所有改变与改进方案。
权利要求
1.一种存储器(100)，该存储器包含第一存储单元的第一区段(202、204)，其包括耦合到该第一存储单元的第一多字线，该第一多字线中任何一条可以是第一选定字线；第二存储单元的第二区段(206、208)，其包含耦合到该第二存储单元的第二多字线，该第二多字线中任何一条可以是第二选定字线；第一局部驱动电路(210、212)，独立地耦合到所述第一区段(202、204)的第一多字线中的每一条字线；第二局部驱动电路(214、216)，独立地耦合到所述第二区段(206、208)的第二多字线中的每一条字线；第一译码电路(218)，包含·译码电路的第一边，用以驱动该第一局部驱动电路(210、212)中的第一选定多的局部驱动电路；以及·译码电路的第二边，用以驱动该第二局部驱动电路(214、216)中的第二选定多的局部驱动电路；以及第二译码电路(222、224)，耦合到该第一局部驱动电路(210、212)，以提供第一升压电压到第一选定字线，该第一选定字线耦合到该第一选定多的局部驱动电路中的第一局部驱动电路；第三译码电路(226、228)，耦合到该第二局部驱动电路(214、216)，以提供第二升压电压到第二选定字线，该第二选定字线耦合到该第二选定多的局部驱动电路中的第二局部驱动电路；以及驱动电路(220)，用以提供一系列升压电压到该第一译码电路(218)、该第二译码电路(222、224)、该第三译码电路(226、228)、该第一局部驱动电路(210、212)，以及该第二局部驱动电路(214、216)。
2.如权利要求1的存储器，其中该第一译码电路(218)在该译码电路的第一边上产生第一选择信号，以驱动第一选定多的局部驱动电路。
3.如权利要求2的存储器，其中该第一译码电路(218)在该译码电路的第二边上产生第二选择信号，以驱动第二选定多的局部驱动电路。
4.如权利要求1的存储器，其中该第一译码电路(218)包含水平译码电路。
5.如权利要求1的存储器，其中该第二译码电路(222、224)包含第一垂直译码电路。
6.如权利要求1的存储器，其中该第三译码电路(226、228)包含第二垂直译码电路。
7.一种在存储器中的CMOS译码电路(500)，其特征为地址译码逻辑(502、504、506)产生控制信号；第一交叉耦合的晶体管对(518、520)耦合到该地址译码逻辑且产生第一与第二选择信号，并响应所述控制信号而在第一升压电压与参考电位之间切换该第一与第二选择信号；第二交叉耦合的晶体管对(522、524)耦合到地址译码逻辑且产生第三与第四选择信号，并响应所述控制信号而在第二升压电压与所述参考电位之间切换该第三与第四选择信号。
8.一种在存储器中的CMOS译码电路(500)，包含n重输入逻辑门(502)，用来接收n重位字线译码地址，该逻辑门具有真实输出和互补输出；译码电路的第一边，耦合到所述逻辑门(502)的互补输出，包含·具有第一源极、栅极、漏极与体部节点的第一PMOS晶体管(518)，该第一源极节点接收第一升压电压；·具有第二源极、栅极、漏极与体部节点的第二PMOS晶体管(520)，该第二源极节点接收第一升压电压，该第二漏极节点耦合到该第一栅极节点，且该第一漏极节点耦合到该第二栅极节点；以及·具有输入节点与输出节点的第一反相器506，该第一反相器的该输入节点耦合到该逻辑门的该互补输出，且经由第一负载晶体管而耦合到该第一漏极节点，而该第一反相器的该输出节点则经由第二负载晶体管而耦合到该第二漏极节点；以及译码电路的第二边，耦合到该逻辑门的该互补输出，包含·具有第三源极、栅极、漏极与体部节点的第三PMOS晶体管(522)，该第三源极节点接收第二升压电压；·具有第四源极、栅极、漏极与体部节点的第四PMOS晶体管(524)，该第四源极节点接收第二升压电压，该第四漏极节点耦合到该第三栅极节点，且该第三漏极节点耦合到该第四栅极节点；以及·具有输入节点与输出节点的第二反相器(508)，该第二反相器的该输入节点耦合到该逻辑门的该互补输出，且经由第三负载晶体管而耦合到该第三漏极节点，而该第一反相器的该输出节点则经由第四负载晶体管而耦合到该第四漏极节点。
9.如权利要求8的电路，其中该逻辑门包括与非门(502)。
10.如权利要求8的电路，其中该逻辑门包括与反相器(504)与串联的与非门(502)。
全文摘要
本文说明了一种含有字线译码与选择结构的闪存(100)。该闪存包括存储单元的第1区段(202、204)与第2区段(206、208)，第1局部驱动电路(201、212)与第2局部驱动电路(214、216)，第1译码电路(218)、第2译码电路(222、224)与第3译码电路(226、228)和驱动电路(220)。译码电路(218)的第1边驱动第1选定多个的局部驱动电路(210、212)，而译码电路(218)的第2边则驱动第2选定多个的局部驱动电路(214、216)。第2译码电路(222、224)耦合到第1局部驱动电路(210、212)。第3译码电路(226、228)耦合到第2局部驱动电路(214、216)，并提供第2升压电压到第2选定字线。驱动电路(220)提供升压电压到第1、第2及第3译码电路(218、22、224、226、228)与第1及第2局部驱动电路(210、212、214、216)。
文档编号G11C8/10GK1449567SQ01814914
公开日2003年10月15日 申请日期2001年7月31日 优先权日2000年8月31日
发明者赤荻隆男, A·爱利－塞马, 尤·金, L·克利兰, 金连·林, 肯卓·古颜, B·T·郑 申请人:先进微装置公司, 富士通株式会社