专利名称：非易失性半导体存储器的数据擦除方法
技术领域：
本发明一般涉及可电写入和电擦除的非易失性半导体存储器，特别是涉及擦除时对所有存储晶体管一起、或者对每个存储器块擦除数据的非易失性半导体存储器(以下称为“闪速存储器”)的数据擦除方法。
背景技术：
闪速存储器使用可以具有浮置栅极、并且可以改变阈值电压的晶体管(以下称为“存储晶体管”)作为存储单元。
现有的闪速存储器具备包含配置成矩阵状的多个非易失性存储晶体管、分别选择存储晶体管的行的多条字线和分别与存储晶体管的列对应地设置的多条位线，同时被分割成多个存储器块的存储单元阵列；产生对字线、位线、储晶体管的衬底部和源施加的电位的电位发生部；以及控制上述电位发生部，对所有存储晶体管一起、或者对每个存储器块擦除数据的写入/擦除控制部(例如，参照专利文献1)。
上述结构的闪速存储器的数据擦除方法例如已在上述文献的图42中示出。这种熟知的数据擦除方法包括对存储晶体管一起施加预备写入脉冲的第1步骤；对存储晶体管一起施加第1擦除脉冲，当判定为擦除未完成时改变第1擦除脉冲的强度重复上述第1擦除脉冲的施加工作，直至判定为擦除已完成的第2步骤；对存储晶体管一起施加写入脉冲，当判定为恢复未完成时改变写入脉冲的强度重复上述写入脉冲的施加工作，直至判定为恢复已完成的第3步骤；对存储晶体管一起施加第2擦除脉冲，当判定为擦除未完成时改变第2擦除脉冲的强度重复上述第2擦除脉冲的施加工作，直至判定为擦除已完成的第4步骤；以及在存储晶体管处于过擦除(overerase)状态时，重复有选择地对存储晶体管进行恢复的工作，直至存储晶体管成为不处于过擦除状态的第5步骤。
在上述熟知的数据擦除方法的第2步骤中，在第1擦除验证工作前进行第1擦除脉冲施加工作，或者在第3步骤中，在恢复验证工作前进行写入脉冲施加工作，或者在第4步骤中，在2擦除验证工作前进行第2擦除脉冲施加工作。因此，在上述熟知的数据擦除方法的第2步骤～第4步骤中，即使在不需要脉冲施加工作时，在验证工作前也必须进行脉冲施加工作，故难以实现擦除工作的稳定化和高速化。
专利文献1特开2001-283595号公报(第98-105和247段，图1和图42)发明内容本发明是为了解决现有技术的上述问题而进行的，其目的在于通过在脉冲施加工作前进行验证工作来取消不必要的脉冲施加工作，以提供能够实现擦除工作稳定化和高速化的非易失性半导体存储器的数据擦除方法。
本发明第1方面的非易失性半导体存储器的数据擦除方法是具备如下部分的非易失性半导体存储器的数据擦除方法，这些部分包括包含配置成矩阵状的多个非易失性存储晶体管、分别选择上述存储晶体管的行的多条字线和分别与上述存储晶体管的列对应地设置的多条位线，同时被分割成多个存储器块的存储单元阵列；产生对上述字线、上述位线、上述存储晶体管的衬底部和源施加的电位的电位发生部；以及控制上述电位发生部，对上述存储晶体管一起、或者对上述每个存储器块擦除数据的写入/擦除控制部，本数据擦除方法包括对上述存储晶体管一起施加预备写入脉冲的步骤；在上述存储晶体管不处于第1擦除状态时，改变第2次以后的上述第1擦除脉冲施加工作的上述第1擦除脉冲的强度重复对上述存储晶体管一起施加第1擦除脉冲的工作，直至上述存储晶体管成为上述第1擦除状态的步骤；在上述存储晶体管不处于恢复状态时，改变第2次以后的上述写入脉冲施加工作的上述写入脉冲的强度重复对上述存储晶体管一起施加写入脉冲的工作，直至上述存储晶体管成为上述恢复状态的步骤；在上述存储晶体管不处于第2擦除状态时，改变第2次以后的上述第2擦除脉冲施加工作的上述第2擦除脉冲的强度重复对上述存储晶体管一起施加第2擦除脉冲的工作，直至上述存储晶体管成为上述第2擦除状态的步骤；以及在上述存储晶体管处于过擦除状态时，重复有选择地对上述存储晶体管进行恢复的工作，直至上述存储晶体管成为不处于上述过擦除状态的步骤。
图1是示出实施本发明的数据擦除方法的非易失性半导体存储器的概略结构的方框图。
图2是示出本发明实施例1的非易失性半导体存储器的数据擦除方法的流程图。
图3是示出本发明实施例2的非易失性半导体存储器的数据擦除方法的流程图。
图4是示出本发明实施例3的非易失性半导体存储器的数据擦除方法的流程图的前半部。
图5是图4的流程图的后半部。
图6是示出本发明实施例4的非易失性半导体存储器的数据擦除方法的流程图的前半部。
图7是图6的流程图的后半部。
具体实施例方式
以下参照
本发明的各实施例。
实施例1图1是示出实施本发明的数据擦除方法的非易失性半导体存储器1的概略结构的方框图。该非易失性半导体存储器1由使用存储晶体管作为存储单元的闪速存储器形成。
与上述现有的闪速存储器相同，该闪速存储器具备包含配置成矩阵状的多个非易失性存储晶体管、分别选择存储晶体管的行的多条字线和分别与存储晶体管的列对应地设置的多条位线，同时被分割成多个存储器块的存储单元阵列；产生对字线、位线、存储晶体管的衬底部和源施加的电位的电位发生部；以及控制上述电位发生部，对所有存储晶体管一起、或者对每个存储器块擦除数据的写入/擦除控制部。
如图1所示，非易失性半导体存储器1具备2维地排列了多个存储单元30、31的存储器阵列26；存储用于对存储单元30、31进行写入和擦除的程序码程序的存储部3；以及从该存储部3读出该程序、根据该程序对存储单元进行写入、擦除的写入/擦除控制部2。这里，存储部3可以是ROM、RAM等的任何一种。
另外，非易失性半导体存储器1具备(A)从写入/擦除控制部2接受等待信号CXHRDY、电荷泵激活信号PPUMPE和复位信号RSET、并据此产生输出电位Vout+、Vout-、VWL进行输出的电压发生部4；(B)接受来自外部的地址信号ADR的地址缓冲器16；(C)从地址缓冲器16接受内部地址信号，并且从电压发生部4接受电位的供给，决定选择栅线SGL、字线WL0和WL1、源线SL以及阱的各个电位的X译码器18；(D)用于授受数据输入输出信号DIO的输入输出缓冲器22；(E)从地址缓冲器16接受地址信号，并对其进行译码的Y译码器20；以及(F)根据Y译码器20的输出对应于数据输入输出信号对主位线MBL施加高电压的Y相关控制电路24。
电压发生部4包含(a1)产生输出电位Vout+的正电压发生电路6；(a2)产生输出电位Vout-的负电压发生电路8；(a3)产生字线电位VWL的WL升压电路12；以及(a4)受写入/擦除控制部2控制，接受输出电位Vout+、Vout-和字线电位VWL，将它们分配给各内部电路的分配器14。另外，WL升压电路12是产生为实现高速存取而施加于在读出时所选择的字线WL和所选择的选择栅SG上的升压电位的电路。
X译码器18包含(c1)用于选择字线的WL译码器(未图示)；(c2)用于选择选择栅的SG译码器(未图示)；(c3)选择与所选择的存储器块对应的阱区的WELL译码器(未图示)；以及(c4)用于选择源线的SL译码器(未图示)。
Y相关控制电路24包含(f1)在读出时进行列选择，用读出放大器进行读出操作的YG、读出放大器和闩锁电路(未图示)；以及(f2)根据闩锁的数据决定在写入时是否对主位线MBL施加高电位的页面缓冲器(未图示)。
另外，非易失性半导体存储器1包含存储器阵列26。在该存储器阵列26中包含相互隔离的、在阱的内部形成的存储器块BLOCK0～BLOCKn。例如，存储器块BLOCK0包含存储单元30、32和选择栅28。该存储器块BLOCK0中的与被X译码器18选择的选择栅线SGL、字线WL0、WL1和源线SL对应的存储单元被选择，接受来自主位线MBL的、与数据对应的信号，并将其进行数据保持。另外，在图1中代表性地示出了与被选择的选择栅线SGL、字线WL0、WL1和源线SL对应的选择栅28、存储单元30和32。
图2是示出本发明实施例1的非易失性半导体存储器1的数据擦除方法的流程图。参照图2，在步骤S1中输入擦除指令。接着，在步骤S2中对存储晶体管一起施加预备写入脉冲。当在第1擦除验证步骤S4中判定存储晶体管不处于第1擦除状态时，重复进行对存储晶体管一起施加第1擦除脉冲，同时改变第2次以后施加第1擦除脉冲时的第1擦除脉冲的强度的步骤S14，直至在步骤S4中存储晶体管处于第1擦除状态。
接着，当在恢复验证步骤S6中判定存储晶体管不处于恢复状态时，重复进行对存储晶体管一起施加写入脉冲，同时改变第2次以后施加写入脉冲时的写入脉冲的强度的步骤S15，直至在步骤S6中存储晶体管处于恢复状态。其后，当在第2擦除验证步骤S8中判定存储晶体管不处于第2擦除状态时，重复进行对存储晶体管一起施加第2擦除脉冲，同时改变第2次以后施加第2擦除脉冲时的第2擦除脉冲的强度的步骤S16，直至在步骤S8中存储晶体管处于第2擦除状态。
另外，当在过擦除验证步骤S9中判定存储晶体管不处于过擦除(overerase)状态时，在步骤S13中结束数据擦除。另一方面，在步骤S9中判定存储晶体管处于过擦除状态时，重复进行有选择地对存储晶体管加以恢复的步骤S10，直至在步骤S11中存储晶体管不处于过擦除状态。
当在步骤S11中判定存储晶体管不处于过擦除状态时，在过恢复验证步骤S12中判断存储晶体管是否处于过恢复状态。当在步骤S12中判定存储晶体管处于过恢复状态时，流程返回步骤S8。相反，当在步骤S12中判定存储晶体管不处于过恢复状态时，在步骤S13中流程结束。
在本实施例中，由于在脉冲施加步骤S14、S15和S16前分别进行了验证步骤S4、S6和S8，所以取消了不必要的脉冲施加工作，从而能够得到擦除工作的稳定化和高速化。
实施例2图3是示出本发明实施例2的非易失性半导体存储器1的数据擦除方法的流程图。与实施例1相对照，在本实施例中借助于仅在施加第2擦除脉冲时进行过擦除验证步骤S9，实现了擦除工作的更加高速化。为达到此目的，在图3中在第2擦除验证步骤S8后添加了判断是否对存储晶体管一起施加了第2擦除脉冲的步骤17。当步骤S17为“否”的场合，在步骤S18中结束数据擦除。相反，当步骤S17为“是”的场合，流程进入过擦除验证步骤S9。
在本擦除工作中，借助于使施加第1擦除脉冲的步骤S14、施加写入脉冲的步骤S15、施加第2擦除脉冲的步骤S16和恢复验证步骤S6的条件最佳化，进行了过擦除验证工作和过擦除恢复工作的程序，以便处理在施加第2擦除脉冲时所考虑的向阈值电压Vth分布的上边沿的位跳动。因此，在步骤S16中不对存储晶体管一起施加第2擦除脉冲时，步骤17成为“否”，从而在步骤S18中结束数据擦除。
在本实施例中，由于仅在施加第2擦除脉冲时进行过擦除验证工作和过擦除恢复工作，所以擦除工作更加高速化。
实施例3图4和图5是示出本发明实施例3的非易失性半导体存储器1的数据擦除方法的流程图。与实施例2相对照，在本实施例中，在第2擦除验证步骤S8中对非选择字线施加0V的电压，同时还将过擦除验证和过擦除恢复步骤S9～S12分成第1阶段步骤S9～S12和第2阶段步骤S19～S22这2个阶段。
在本实施例中，由于在第2擦除验证步骤S8中对非选择字线施加0V的电压，同时还将过擦除验证和过擦除恢复步骤S9～S12分成第1阶段步骤S9～S12和第2阶段步骤S19～S22这2个阶段，所以能够防止擦除结束后读错误的发生。
实施例4图6和图7是示出本发明实施例4的非易失性半导体存储器1的数据擦除方法的流程图。与实施例3相对照，在本实施例中，在擦除结束步骤S13之前，取代图4的第1过恢复验证步骤S12和图5的第2过恢复验证步骤S22，进行了第3擦除验证步骤S23。
在本实施例中，由于实施例3的2个过恢复验证步骤S12和S22被置换成1个擦除验证步骤S23，所以进一步实现了擦除工作的稳定化和高速化。
发明的效果如以上所述，按照第1方面的发明，由于在具备包含配置成矩阵状的多个非易失性存储晶体管、分别选择上述存储晶体管的行的多条字线和分别与上述存储晶体管的列对应地设置的多条位线，同时被分割成多个存储器块的存储单元阵列；产生对上述字线、上述位线、上述存储晶体管的衬底部和源施加的电位的电位发生部；以及控制上述电位发生部，对上述存储晶体管一起、或者对上述每个存储器块擦除数据的写入/擦除控制部的非易失性半导体存储器的数据擦除方法中，包括对上述存储晶体管一起施加预备写入脉冲的步骤；在上述存储晶体管不处于第1擦除状态时，改变第2次以后的上述第1擦除脉冲施加工作的上述第1擦除脉冲的强度重复对上述存储晶体管一起施加第1擦除脉冲的工作，直至上述存储晶体管成为上述第1擦除状态的步骤；在上述存储晶体管不处于恢复状态时，改变第2次以后的上述写入脉冲施加工作的上述写入脉冲的强度重复对上述存储晶体管一起施加写入脉冲的工作，直至上述存储晶体管成为上述恢复状态的步骤；在上述存储晶体管不处于第2擦除状态时，改变第2次以后的上述第2擦除脉冲施加工作的上述第2擦除脉冲的强度重复对上述存储晶体管一起施加第2擦除脉冲的工作，直至上述存储晶体管成为上述第2擦除状态的步骤；以及在上述存储晶体管处于过擦除状态时，重复有选择地对上述存储晶体管进行恢复的工作，直至上述存储晶体管成为不处于上述过擦除状态的步骤，所以能够通过在脉冲施加工作前进行验证工作来取消不必要的脉冲施加工作，实现擦除工作的稳定化和高速化。
权利要求
1.一种非易失性半导体存储器的数据擦除方法，它是具备如下部分的非易失性半导体存储器的数据擦除方法，这些部分是包含配置成矩阵状的多个非易失性存储晶体管、分别选择上述存储晶体管的行的多条字线和分别与上述存储晶体管的列对应地设置的多条位线，同时被分割成多个存储器块的存储单元阵列；产生对上述字线、上述位线、上述存储晶体管的衬底部和源施加的电位的电位发生部；以及控制上述电位发生部，对上述存储晶体管一起、或者对上述每个存储器块擦除数据的写入/擦除控制部，其特征在于包括对上述存储晶体管一起施加预备写入脉冲的步骤；在上述存储晶体管不处于第1擦除状态时，改变第2次以后的上述第1擦除脉冲施加工作的上述第1擦除脉冲的强度重复对上述存储晶体管一起施加第1擦除脉冲的工作，直至上述存储晶体管成为上述第1擦除状态的步骤；在上述存储晶体管不处于恢复状态时，改变第2次以后的上述写入脉冲施加工作的上述写入脉冲的强度重复对上述存储晶体管一起施加写入脉冲的工作，直至上述存储晶体管成为上述恢复状态的步骤；在上述存储晶体管不处于第2擦除状态时，改变第2次以后的上述第2擦除脉冲施加工作的上述第2擦除脉冲的强度重复对上述存储晶体管一起施加第2擦除脉冲的工作，直至上述存储晶体管成为上述第2擦除状态的步骤；以及在上述存储晶体管处于过擦除状态时，重复有选择地对上述存储晶体管进行恢复的工作，直至上述存储晶体管成为不处于上述过擦除状态的步骤。
2.如权利要求1所述的非易失性半导体存储器的数据擦除方法，其特征在于还包括在重复上述第2擦除脉冲施加工作的上述步骤与重复上述恢复工作的上述步骤之间确认上述第2擦除脉冲施加的步骤。
3.如权利要求2所述的非易失性半导体存储器的数据擦除方法，其特征在于在重复上述第2擦除脉冲施加工作的上述步骤中的擦除验证工作中，对上述字线的非选择部施加0V，同时按第1阶段步骤和第2阶段步骤这2个阶段进行重复上述恢复工作的上述步骤。
4.如权利要求3所述的非易失性半导体存储器的数据擦除方法，其特征在于还包括在上述第2阶段步骤之后的、取代上述第1阶段步骤的第1过恢复验证工作和上述第2阶段步骤的第2过恢复验证工作的擦除验证步骤。
全文摘要
本发明的课题是，在非易失性半导体存储器的数据擦除方法中，实现擦除工作的稳定化和高速化。所采取的措施是通过在脉冲施加工作前进行验证工作来取消不必要的脉冲施加工作。
文档编号G11C16/16GK1512514SQ0315508
公开日2004年7月14日 申请日期2003年8月27日 优先权日2002年12月26日
发明者沟口慎一, 二箇谷知士, 早坂隆, 知士 申请人:株式会社瑞萨科技