专利名称：平衡负载存储器和操作方法
技术领域：
本发明一般地涉及半导体电路，更具体地说，本发明涉及半导体存储器电路。
背景技术：
磁性材料的发展提供了无论在读处理还是写处理中均可以高速操作的磁随机存取存储器(MRAM)器件。MRAM器件通常包括多个排列在字线与位线的交叉点上的存储单元。MRAM器件的每个单元可以是磁隧道结(MTJ)型的，该磁隧道结的各磁性层被绝缘层分离。可以利用磁性层中的磁矢量或偶极的方向表示存储在MTJ型存储单元上的数据，该存储单元可以保持所存储的数据，直到从外部对该存储单元施加的信号改变了磁矢量的方向。
在设计上，诸如MRAM的非易失性存储器在互连网络之间通常含有某种不对称性，该互连网络用于将数据信号和基准信号连接到读放大器。非对称网络对用于检测存储单元的状态的读放大器产生不利影响，各存储单元具有逻辑状态“0”或“1”，或者同样大小的状态。例如，各噪声源可以不对等耦合到用于将存储单元连接到读放大器的非对称网络，从而使该放大器读出的信号发生延迟或者中断。在动态读出系统中，读放大器与存储阵列之间的互连网络的非对称性导致读放大器的各输入端的负载电容不同。负载电容的这种不同又导致读放大器错误跃迁，或者从逻辑值“1”跃迁到逻辑值“0”，或者从逻辑值“0”跃迁到逻辑值“1”。互连网络上的非对称性还影响读放大器的读出速度。在非对称互连网络中，耦合诸如衬底或相邻金属导线的源输出的事件，还使在读放大器内读出有效状态降质。Reohr等人在第6,269,040号美国专利中描述了一种互连网络，利用与两个独立基准电压相连的晶体管开关，该互连网络将存储单元连接到两个双输入端读放大器，利用晶体管开关，将这两个独立基准电压连接在一起，以产生中间电平基准电压。该晶体管开关在读放大器的两个输入端之间的互连上产生非对称性，而且使两个读放大器同时启动用于补偿目的。
利用例子示出本发明，而且本发明不受附图的限制，在附图中，同样的参考编号表示同样的单元。
图1示出存储阵列体系结构的方框图；图2示出根据本发明的平衡负载存储器读放大器的部分示意图；图3示出根据本发明的平衡负载存储器读放大器的另一种形式的部分示意图；图4示出根据本发明的平衡负载存储器读放大器的又一种形式的部分示意图；图5示出采用根据本发明具有代替复用开关和有关解码逻辑的负载装置的平衡互连解决方案的另一种存储器互连结构的方框图；图6示出图5所示负载之一的典型实现装置的示意图；图7示出图5所示负载之一的公用源实现装置的另一种典型实现装置的示意图；以及图8示出使用图7所示示意图示出的负载产生的电压的读放大器的示意图。
熟练技术人员明白为了简洁、清楚起见示出附图中的各单元，而且未必按比例示出附图中的各单元。例如，为有助于理解本发明实施例，可以相对于其它单元，对附图中的某些单元的尺寸进行放大。
具体实施例方式
图1示出从具有平衡负载结构的读放大器受益的存储阵列体系结构10。存储阵列体系结构10具有行解码器12，行解码器12根据解码存储器地址选择与子阵列或子阵列14相连的各行。子阵列14具有第一部分或左侧部分和第二部分或右侧部分。行解码器16解码存储器地址以选择与第二子阵列或子阵列18相连的行，第二子阵列或子阵列18也具有左侧部分和右侧部分。从子阵列14和18的左侧部分和右侧部分开始，存储阵列体系结构还被认为具有第一子阵列、第二子阵列、第三子阵列以及第四子阵列。列解码器20连接到子阵列14，用于解码存储器地址，而且如果任何存储器地址均与子阵列14内的列地址匹配，则从子阵列14上的预定列存取位数据。列解码器22连接到子阵列18，用于解码存储器地址，而且如果任何存储器地址均与子阵列18内的列地址匹配，则从子阵列18上的预定列存取位数据。读放大器24分别连接到列解码器20和列解码器22。读放大器24确定数据值，在对应于子阵列14或子阵列18上的交叉选择行和交叉选择列的存储器位单元上，该数据值或者是“1”或者是“0”。在存储阵列体系结构10内，读放大器24的输出端用于提供被寻址位的数据输出值。以模块方式对输出中的每个数据位重复执行在此描述的解码功能和读出功能。
图2进一步详细示出图1所示列解码器20、行解码器22和读放大器24内的互连结构以及用于平衡存储器结构的负载的附加电路系统。该存储器互连结构具有上部位线，利用标志符“T”标记，例如从T0到T31；下部位线，利用标志符“B”标记，例如从B0到B31，复用开关模块32型式的复用器使上部位线与下部位线接合在一起。列解码器20具有N沟道晶体管34，N沟道晶体管34的源极连接到位线(BL)导体BLT0，其控制极或栅极连接控制信号A，其漏极连接到导体37的第一数据线。N沟道晶体管35的源极连接到位线导体BLT1，其栅极连接到控制信号B，其漏极连接到导体37。N沟道晶体管36的源极连接到位线导体BLT15，其栅极连接到控制信号C，其漏极连接到导体37。在虚线表示的晶体管35与36之间设置预定数量的具有模拟连接的交错晶体管。交错晶体管的数量取决于特定实现，因此列解码器20的左侧部分(TL)上的位线晶体管的总数量通常是8个、16个、32个、64个或者是可以被2除尽的某个其它值。为了实现平衡互连解决方案，列解码器20的左侧部分上的位线晶体管的总数应该与列解码器20的右上部(TR)上的列选择晶体管的总数匹配，而且列解码器22的左侧部分和右侧部分(分别表示为BL和BR)上的位线晶体管的总数匹配。列解码器22的左侧部分(BL)通常具有多个诸如晶体管38、晶体管39以及晶体管40的晶体管，以及其它交错晶体管(未示出)。N沟道晶体管38的源极连接到被表示为BLB0的位线，其栅极连接到被表示为G的控制信号，其漏极被连接到作为列解码器22的第一数据线的导体41。N沟道晶体管39的源极连接到被表示为BLB1的位线，其栅极连接到被表示为H的控制信号，其漏极连接到导体41。N沟道晶体管40的源极连接到被表示为BLB15的位线，其栅极连接到被表示为I的控制信号，其漏极连接到导体41。在虚线表示的晶体管39与40之间设置具有模拟连接的预定数量的交错晶体管(与晶体管35与36之间的晶体管的数量匹配)。N沟道晶体管44的源极连接到基准电压端，用于通过第一子阵列14的第一(左侧)部分上的第一基准线，接收第一基准型的第一“高基准(HighReference)”电压。晶体管44的栅极连接到被表示为“TRE”的控制信号，“TRE”表示“最高基准启动(Top Reference Enable)”。晶体管44的漏极连接到导体41。N沟道晶体管46的漏极连接到导体37。晶体管46的栅极连接到被表示为“BRE”的控制信号，“BRE”表示“最低基准启动(Bottom Reference Enable)”，而晶体管46的源极连接到基准电压端，用于通过第二子阵列18的第一(左侧)部分上的第二基准线，接收也是第一基准型的第二“高基准”电压。N沟道晶体管48的源极连接到被表示为BLT16的位线，其栅极连接到被表示为D的控制信号，其漏极连接到第二数据线或导体51。N沟道晶体管49的源极连接到被表示为BLT17的位线，其栅极连接到被表示为E的控制信号，其漏极连接到导体51。N沟道晶体管50的源极连接到被表示为BLT13的位线，其栅极连接到被表示为F的控制信号，其漏极连接到导体51。在虚线表示的晶体管48与49之间设置具有模拟连接的预定数量的交错晶体管(与晶体管35与36之间的晶体管的数量匹配)。N沟道晶体管64的源极连接到基准电压端，用于通过第一子阵列14的第二(右侧)部分上的第三基准线，接收第二基准型的第二“低基准(Low Reference)”电压。晶体管64的栅极连接到被表示为“TRE”的控制信号，“TRE”表示“最高基准启动”。晶体管64的漏极连接到导体63，导体63是列解码器22的第二数据线。因此，导体37、41、51和63分别构成第一数据线、第二数据线、第三数据线以及第四数据线。N沟道晶体管66的漏极连接到导体51。晶体管66的栅极连接到被表示为“BRE”的控制信号，“BRE”表示“最低基准启动”，而晶体管66的源极连接到基准电压端，用于通过第二子阵列18的第二(右侧)部分上的第四基准线，接收也是第二基准型的第二“低基准”电压。N沟道晶体管60的源极连接到被表示为BLT16的位线，其栅极连接到被表示为J的控制信号，其漏极连接到导体63。N沟道晶体管61的源极连接到被表示为BLT17的位线，其栅极连接到被表示为K的控制信号，其漏极连接到导体63。N沟道晶体管62的源极连接到被表示为BLT31的位线，其栅极连接到被表示为L的控制信号，其漏极连接到导体63。在虚线表示的晶体管61与62之间设置具有模拟连接的预定数量的交错晶体管(与晶体管35与36之间的晶体管的数量匹配)。
复用开关模块32通常具有N沟道晶体管72、74、76、78、N沟道晶体管82、84、N沟道晶体管86、88以及N沟道晶体管92、94、96、98的平衡组。晶体管72的栅极连接到解码逻辑30的左上部(TL)解码输出端，其源极连接到导体41，其漏极连接到第一或高(H)基准输出端70，高基准输出端70连接到读放大器24的第一输入端，即高基准输入端。晶体管74的栅极连接到解码逻辑30的左下部(BL)解码输出端，其源极连接到导体37，其漏极连接到高基准输出端70。晶体管76的栅极连接到解码逻辑30的右上部(TR)解码输出端，其源极连接到导体41，其漏极连接到高基准输出端70。晶体管78的栅极连接到解码逻辑30的右下部(BR)解码输出端，其源极连接到导体37，其漏极连接到高基准输出端70。晶体管82的栅极连接到解码逻辑30的左上部解码输出端，其源极连接到导体37，其漏极连接到位数据输出端80。位数据输出端80连接到读放大器24的第二输入端，即位数据输入端。晶体管84的栅极连接到解码逻辑30的左下部解码输出端，其源极连接到导体41，其漏极连接到位数据输出端80。晶体管86的栅极连接到解码逻辑30的右上部解码输出端，其源极连接到导体51，其漏极连接到位数据输出端80。晶体管88的栅极连接到解码逻辑30的右下部解码输出端，其源极连接到导体63，其漏极连接到位数据输出端80。晶体管92的栅极连接到解码逻辑30的左上部解码输出端，其源极连接到导体63，其漏极连接到第二或低(L)基准输出端90。低基准输出端90连接到读放大器24的第三输入端，即低基准输入端。晶体管94的栅极连接到解码逻辑30的左下部解码输出端，其源极连接到导体51，其漏极连接到低基准输出端90。晶体管96的栅极连接到解码逻辑30的右上部解码输出端，其源极连接到导体63，其漏极连接到低基准输出端90。晶体管98的栅极连接到解码逻辑30的右上部解码输出端，其源极连接到导体51，其漏极连接到低基准输出端90。
在操作过程中，位线BLT0-BLT15、BLT16-BLT31、BLB0-BLB15以及BLB16-BLB31分别连接到预定存储子阵列列(未示出)。存储子阵列列分别与上部存储子阵列或下部存储子阵列有关。此外，上部存储子阵列具有两部分，左上部部分和左上部部分。同样，下部存储子阵列也具有两部分，左下部部分和右下部部分。每部分内的位线共享公用读出轨(rail)，例如左下部部分的导体37，在该公用读出轨上，通过诸如晶体管35或晶体管36的通过栅极(pass-gate)，连接各条位线。上部子阵列的左上部部分和右上部部分上的位线共享公用组的高基准位线和低基准位线。上部子阵列上的高基准位线和低基准位线具有开关(分别是晶体管44和64)，该开关路由选择它们，并将它们连接到下部子阵列上的公用读出轨，该公用读出轨是导体41和63。同样，底部阵列上的高基准位线和低基准位线具有开关(分别是晶体管46和66)，该开关将它们连接到上半部分上的公用读出轨，该公用读出轨是导体37和51。对于任何特定的读出操作，只能访问上部存储子阵列或下部存储子阵列之一。假定访问上部存储子阵列和其左侧子阵列上的特定列。通过事先进行解码操作，响应控制信号A、B至C，激活晶体管34、35和36之一的控制信号。假定对于典型用途，仅使晶体管35导通。作为响应，将被访问的列输出的数据施加到读出轨，即导体37。此外，激活送到左上部子阵列的高基准和右上部子阵列的低基准的控制信号TRE。作为响应，将高基准位线和低基准位线输出的数据分别施加到导体41或导体63的读出轨。由于仅激活一个子阵列，即，或者激活上部子阵列或者激活下部子阵列，所以共享同一个导体41的晶体管38、38和40形成的其它开关均不导通。此外，共享同一个导体63的晶体管60、61和62形成的开关均不导通。如果连接到导体37、41、51和63的开关的数量相同，则在互连结构中存在平衡电容。特别是，导体37上的断开状态的开关(晶体管34、36等)对连接到导体37的访问位线产生的电容与连接到导体41的高基准位线和连接到导体63的低基准位线产生的电容完全平衡。因此，连接到公用读出轨的未激活子阵列的非导体晶体管开关提供对任何激活基准位线产生的电容，该激活基准位线位于该公用读出轨上。
复用开关模块32从4个读出轨(即，导体37、41、51和63)获取数据，然后，将该数据送到读放大器24的输入端，同时使每个通路上的串联晶体管的数量与连接到每个通路上的各节点的晶体管结的数量保持完全平衡。因此，响应解码逻辑30的信号TL(左上)，晶体管82使晶体管35传送的数据传送到读放大器24的位输入端(B)。通过导体80，使数据从导体37送到读放大器24的位输入端。同样，通过导体70，晶体管72使高基准信号传送到读放大器24的高基准(高)输入端。晶体管92将导体63输出的低基准(低)输入数据送到导体90，以便送到读放大器24的低基准(低)输入端。利用解码逻辑30的公用地址解码输出控制开关72、82和92。读放大器24和导体70、80和90的3个输入端上具有同样数量的即4个开关结，因此，互相保持电容平衡。晶体管72、74、76和78的负载被晶体管82、84、86和88的负载平衡，而且还被晶体管92、94、96和98的负载平衡。由于在列解码20和列解码22的4个读出轨结构内存在完全平衡，而且在复用开关模块32的结构内存在完全平衡，所以任何位线及其相应基准对(高和低)输出的数据全部3个被以完全平衡方式传送到读放大器24。
图3示出图2所示存储器互连结构的另一种实现。代替3个读放大器的输入端，即，高、低和位，读放大器24’仅具有两个输入端位和中间电平基准(Ref)。为了说明问题，利用同样的参考编号表示图3与图2中的共同单元。相反，代替两个单独基准导体，即，高基准导体70和低基准导体90，图3所示的存储器互连结构采用公用中间电平(M)基准导体99。结合图3说明的存储器存取操作的所有其它方面与对图2所做的说明相同。应该注意，在该实现中，读放大器24’的位输入端的负载是其基准输入端的负载的一半。位(B)输入端上的负载包括开关82、84、86以及88产生的电容负载，而基准输入端M上的负载包括开关72、74、76和78以及开关92、94、96和98的电容负载。在设计读放大器24’时，可以计算该电容比。读放大器24’的内部补偿例子是象对其位输入端那样，对其基准(Ref)输入端施加两次偏流。
图4示出图2所示存储器互连结构的另一种实现。为了说明问题，利用同样的参考编号表示图4与图2中的共同单元，其中少许修改同样的单元，对同样的参考编号使用撇号以表示结构或操作方面的某些变化。在图4中，有两个读放大器，即，读放大器101和读放大器102。每个读放大器分别具有3个输入端位输入端、低基准输入端(Ref L)以及高基准输入端(Ref H)。此外，从图2所示结构中删除晶体管74、76、94和96。解码逻辑30’仅提供两个解码信号，即，上部(T)阵列解码信号和下部(B)解码信号。除了其栅极连接到上部阵列解码信号外，象在图2中那样，连接晶体管72’、82’和92’。此外，晶体管72’的漏极分别连接到读放大器101、102的高基准输入端，而晶体管92’的漏极连接到读放大器101和102的低基准输入端。此外，晶体管82’的漏极连接到读放大器101的位输入端，而晶体管86’的漏极连接到读放大器102的位输入端。除了其栅极连接到底部阵列解码信号，而其源极连接到读放大器101的位输入端外，与在图2中相同，连接晶体管84’。现在，晶体管86’的栅极连接到上部阵列解码信号，而其漏极现在连接到读放大器102的位输入端。除了其栅极连接到底部阵列解码信号外，与它们在图2中相同连接晶体管78’、88’和98’，晶体管88’的漏极连接到读放大器102的位输入端，而晶体管78’和98’的漏极现在连接到读放大器101和102的基准输入端。还应该注意，如果要求以双输入端读放大器为例，则高基准输入端直接连接到低基准输入端，如图4所示，然后，实现单基准输入端读放大器。
在操作过程中，将从左侧子阵列(上部或下部)取出的数据连接到读放大器101，并同时将从右侧子阵列(上部或下部)取出的数据连接到读放大器102。在阅读存取期间，活动字线(未示出)仅激活上部阵列或下部阵列。读放大器101和102分别同时读出从左侧子阵列和右侧子阵列取出的数据。图4的修改提供了一种平衡互连结构，该平衡互连结构将数据和中间电平基准值连接到读放大器101和102。与图3所示的互连结构相比，解码逻辑30’的逻辑运算和输出信号的数量被减半。简化了解码逻辑30’，因为与附加区别左侧子阵列阅读存取与右侧子阵列阅读存取相反，解码逻辑30’仅需要将上部阵列阅读存取与下部阵列阅读存取区别开。
图5示出用于平衡数据传送的互连结构104，该互连结构104使用的读放大器比先前描述的实现使用的读放大器多，但是这样可以避免使用复用开关模块32或32’。利用同样的参考编号表示图5中与先前在图2、3和4中描述的单元相同的单元。先前的各附图中的导体37或者传送左上部子阵列输出的位数据，或者传送下部子阵列输出的基准数据，而且导体37连接到负载装置114，负载装置114的输出端连接到分配导体130。读放大器124的高基准(High Ref)输入端和读放大器128的高基准输入端分别连接到分配导体130。先前的各附图中的导体41或者传送左下部子阵列输出的位数据，或者传送上部子阵列输出的基准数据，而且导体41连接到负载装置116，负载装置116的输出端连接到分配导体132。读放大器124的数据输入端连接到分配导体132。读放大器126和122分别具有与分配导体132相连的高基准输入端。先前的各附图中的导体51或者传送右上部子阵列输出的位数据，或者传送下部子阵列输出的基准数据，而且导体51连接到负载装置118，负载装置118的输出端连接到分配导体134。读放大器126的数据输入端连接到分配导体134。读放大器128的低基准(LowRef)输入端连接到分配导体134，而读放大器124的低基准(Low Ref)输入端连接到分配导体134。先前的各附图中的导体63或者传送右下部子阵列输出的位数据，或者传送上部子阵列输出的基准数据，而且导体63连接到负载装置，该负载装置的输出端连接到分配导体136。读放大器122和126的低基准(Low Ref)输入端分别连接到分配导体136。
在操作过程中，在读操作期间，存取上部子阵列或下部子阵列。因此，将子阵列左侧部分和右侧部分输出的数据分别传送到读放大器122、126或读放大器124、128。由于导体37含有左上部子阵列输出的位数据或下部子阵列输出的高基准数据。其到分配导体130的连接将数据传送到3个单元。该数据被传送到读放大器122的位数据输入端、读放大器124的高基准输入端源极读放大器128的高基准输入端。同样，通过分配导体132、136和134，将导体41、63和51上的数据分别传送到读放大器122、124、126以及128的正确输入端。对于基于电流的数据，与分配导体130、132、134和136相连的负载装置114、116、118和120分别将电流信号变换为电压信号，以传送到正确的读放大器。例如，负载装置可以是电阻器、二极管连接(diode-connected)晶体管或被恒流源偏置的晶体管。
图6示出实现图5所示负载装置之一的例子，即负载装置118。利用同样的参考编号表示图6与先前的各附图中相同的同样单元。P沟道晶体管138的源极连接到被表示为VDD的电源端，其栅极连接到用于接收基准电压的一端VREF，其漏极连接到导体51和分配导体134。列解码器20连接到导体51。P沟道晶体管140的栅极连接到分配导体134、其源极连接到电源电压端VDD，其漏极连接到读放大器126内的其它电路系统。读放大器126具有通过将P沟道晶体管142的栅极连接到分配导体134提供的第二输入端。晶体管142的源极连接到电源电压端VDD，而晶体管142的漏极读放大器126内的其它电路系统。P沟道晶体管144的栅极连接到分配导体134。晶体管144的源极连接到电源电压端VDD，而晶体管144的漏极连接到读放大器128内的其它电路系统。P沟道晶体管146的栅极连接到分配导体134。晶体管146的源极连接到电源电压端VDD，而其漏极连接到读放大器124内的其它电路系统。
在操作过程中，通过基准电压偏置P沟道晶体管138，以实现导通。晶体管138用作电流源，以通过导体51和列解码器20将电流送到阵列内的选择位。应该明白，在变换型式中，可以利用二极管连接晶体管138的栅极，以便其栅极和漏极在导体134连接在一起。在这种型式中，利用晶体管138，晶体管140、142、144和146用作电流反射镜。存储状态的位或基准的产生的电压信号通过导体134分别传送到读放大器126、128和124内的P沟道晶体管，以执行读出操作。如果对读放大器结构要求附加输入端，则通过将诸如晶体管42的附加晶体管连接到导体134的输入端，可以提供一个或者多个输入端。在所示的型式中，读放大器126具有两个由晶体管140和142构成的输入端。在对读放大器设置两个输入端时，将位输入端的状态与中间电平基准输入端的状态进行比较，以确定该位高于还是低于中间电平。该结果确定是将该位看作逻辑高值还是看作逻辑低值。在对读放大器设置3个输入端时，该读放大器计算高基准输入端和低基准输入端输出的信号的平均值，然后，将该平均值与数据位值进行比较，以确定该数据位是处于高状态还是处于低状态。在对读放大器设置4个输入端时，两个输入端是相同的位数据值，而另外两个输入端是高基准和低基准。读放大器将高基准和第一位数据值的差值与低基准和第二位数据值的差值进行比较，以确定该数据位是处于高状态还是处于低状态。此外，如果如上结合图3所述，要求在读放大器内进行互连电容平衡补偿，则可以类似地设置诸如晶体管142的附加晶体管。
回头参考图5，因为连接的对称性，所有数据线和基准线以及到读放大器的输入端与负载电容平衡。每个子阵列分别使用一个读放大器，这样，使用4个读放大器就不需要复用开关模块，同时可以保持对称性。删除复用开关模块可以使位线通过列解码开关直接连接到读放大器，而无需插入附加晶体管，而其有关电压沿通路降低。图7示出可以用作图5所示负载之一，例如负载118的装置的简图的变换实施例的示意图。该负载用于提供高基准输出端、低基准输出端以及位输出。为了便于说明问题，利用同样的参考编号表示与图6所示负载实施例中的单元相同的单元，因为不重复说明结构连接。负载118的图7实现与负载118的图6实现的不同之处在于，P沟道晶体管147的源极连接到电压V。电压V可以是电源电压VDD，或者是低于VDD的某个电压。晶体管147的栅极连接到其漏极，并连接到节点134。图7所示的负载118的所有其它结构连接均与图6所示的负载118的结构连接相同。
在操作过程中，对晶体管147的源极施加电压V，而在导体51的两端产生电压。晶体管147的特性以及要测量的位确定导体51两端的电压。输入端的较高电阻(图7中未示出，但是通过列解码器20连接)使得在导体51两端具有较高电压，而较低电阻产生较低电压。调节电压V，以使导体51上的电压限制在预定范围内。
图8示出读放大器126的示意图。读放大器126具有P沟道晶体管140，P沟道晶体管140具有第一电流电极或源极，连接到第一电源端或电源电压端VDD；控制电极或栅极，连接到第一输入端，用于接收要读出的位电压VB；以及第二电流电极或漏极，连接到电流iB。晶体管140的漏极在节点156连接到输出端，节点156提供第一输出端OUT。P沟道晶体管142的源极连接到电源电压端VDD，其栅极连接到输入端，用于接收要读出的位电压VB，其漏极也传导电流iB。晶体管142的漏极连接到节点169。P沟道晶体管150的源极连接到电源电压端VDD，其栅极连接到第二输入端，用于接收高基准电压VH，其漏极连接到N沟道晶体管154的漏极。晶体管150传导电流iH。晶体管154的栅极连接到其漏极。晶体管154的源极连接到第二电源端或电源电压端VSS。N沟道晶体管158的漏极连接到节点156，其栅极连接到晶体管154的漏极，其源极连接到VSS电源电压端。N沟道晶体管160的漏极连接到节点156，其栅极连接到提供第二输出端的节点164，OUT_B，其源极连接到电源电压端VSS。N沟道晶体管170的漏极连接到节点169，节点169连接到其栅极，其源极连接到电源电压端VSS。N沟道晶体管166的漏极在节点164连接到第二输出端，其栅极连接到节点169，其源极连接到电源电压端VSS。N沟道晶体管168的漏极在节点164连接到的第二输出端，其源极在节点156连接到第一输出端，其源极连接到电源电压端VSS。P沟道晶体管162的源极连接到电源电压端VDD，其栅极提供用于接收低基准电压VL的输入端，其漏极在节点164连接到第二输出端。晶体管162传导电流iL。N沟道均衡晶体管172的源极在节点156连接到第一输出端，其漏极在节点164连接到第二输出端，其栅极连接到均衡电压VEQ。
在操作过程中，首先，假定首先激活信号VEQ以使OUT与OUT_B之间的电压电位均衡，而且在激活读出操作时，停用信号VEQ。均衡特性的用途是提高读出速度。在读出操作期间，对晶体管150的栅极施加的VH信号的电压对晶体管150产生中等电流电平或饱和电流电平iH，该中等电流电平或饱和电流电平iH与[(VH-VDD)-Vt]2成正比，其中Vt是P沟道晶体管150的晶体管门限电压。同样，对P沟道晶体管162的栅极施加的信号VL的电压对P沟道晶体管162产生中间电流电平或饱和电流电平iL，该中等电流电平或饱和电流电平iL与[(VL-VDD)-Vt]2成正比，其中Vt是P沟道晶体管162的晶体管门限电压。同样，对晶体管140和142的栅极施加的信号VB的电压对晶体管140和142产生另一个中间电流电平或饱和电流电平iB，该中等电流电平或饱和电流电平iB与[(VB-VDD)-Vt]2成正比，其中Vt是晶体管140和142的P沟道晶体管门限电压。因此，晶体管150、154、140和158用作第一差值计算电路或第一减法电路。晶体管150、154和158用作第一电流反射镜，以实现该差值。晶体管162、166、142和170用作第二差值计算电路或第二减法电路。在所示的型式中，利用用作第二电流反射镜的晶体管142、170和166实现第二差值计算电路。通过晶体管154镜像电流IH，以对晶体管158产生等于iH的饱和电流电平。同样，通过晶体管170镜像电流iB，以对晶体管166产生等于iB的饱和电流电平。电流iH流过晶体管158，但是电流，但是在晶体管158的漏极可用的电流等于iB。剩余，即两个电流的差值iB-iH流过晶体管160。同样，由于等于iB的电流流过晶体管166，而在晶体管166的漏极可用的电流等于iL，所以剩余，即，两个电流的差值iL-iB流过晶体管168。利用晶体管160的漏极源极电压确定节点156的输出电压OUT，该漏极源极电压又取决于流过晶体管160的电流iB-iH。同样，利用晶体管168的漏极源极电压确定节点164的输出电压OUT_B，该漏极源极电压又取决于流过晶体管168的电流iL-iB。因此，输出电压OUT与OUT_B之间的差值是两个电流差值之间的差值[(iB-iH)-(iL-iB)]的函数。这样，晶体管160、168和172用作第三差值计算电路或第三减法电路。晶体管160与168的栅极的交叉耦合进一步增大了输出电压OUT与OUT_B之间的差值。尽管未明确示出，但是可以将输出电压OUT和OUT_B施加到闩锁级的输入端，以确定被读出的位B的状态，在闩锁级，放大并存储输出电压OUT与OUT_B之间的差值。
例如，如果被读出的存储单元的位B被编程为高电阻状态，则电流差值IB-IH接近等于0。电流差值IL-IB达到等于高电阻位与低阻位之间的最大或最高电流差值的电流值。因此，与传统上使用平均基准即[IB-(IH+IL)/2]相比，电流差值[(iB-iH)-(iL-iB)]提供两倍的读出信号。因此，输出电压OUT与OUT_B之间的差值非常容易读出。因此，读放大器126比利用平均基准值进行读出的读放大器的速度更快，而且更抗干扰。
同样，如果被读出的存储单元的位B被编程为低电阻状态，则电流差值IL-IB接近等于0。电流差值IB-IH达到等于高电阻位与低阻位之间的最大或最高电流差值的电流值。因此，与传统上使用平均基准相比，电流差值[(iB-iH)-(iL-iB)]提供两倍的读出信号。
至此，应该明白，已经提供了一种具有3个输入端的读放大器，通过将位输入电压、高基准电压源极低基准电压变换为相应电流值，然后，取(1)位电流与高基准电流；以及(2)低基准电流与位电流之间的差值，该读放大器确定位单元的状态。结合电流导引电路系统使用的电流反射镜产生位电流与高基准电流的差值，而且还产生低基准电流与位电流之间的差值。此外，读放大器利用晶体管160和168驱动差分输出，以反映两个电流差分量之间的差值。
至此，应该明白，提供了一种用于将数据(位线和基准)传送到读放大器的平衡存储器互连结构。可以配置在此提供的存储器互连结构以在形成中间电平基准时保持对称性。此外，在此提供的存储器互连结构采用无源子阵列获得数据线的对称负载。如果需要，利用附加开关单元使得仅使用一个读放大器。可以配置附加开关单元以将一个、两个、三个或者更多个数据信号送到读放大器。
因为实现本发明的设备大部分由为本技术领域内的熟练技术人员明白已知的电子部件和电路构成，所以为了理解、欣赏本发明的基本原理，而且为了不使本发明的内容含混不清，仅在认为必要的范围内对电路细节进行了说明。
在上面的说明中，参考具体实施例对本发明进行了说明。然而，本技术领域内的普通技术人员明白，在下面的权利要求所述的本发明范围内，可以对其进行各种修改和变更。例如，可以改变用于在此描述的存储器互连结构的读放大器的电路实现，而且可以用于进行数据读出的各种方法。尽管示出具体导电类型的MOSFET，但是应该明白，为了实现互连结构，可以改变导电类型或晶体管的类型。可以以各种方式改变复用开关模块32的电路结构，而仍保持电容负载平衡。因此，可以认为说明书和附图具有示例性意义，而没有限制性意义，而且意在将所有这种修改包括在本发明范围内。
上面根据具体实施例描述了本发明的好处、其它优点以及各问题的解决方案。然而，不将好处、优点、各问题的解决方案以及可以实现这些好处、优点或解决方案的任何(各)单元看作权利要求之任一或所有权利要求的关键的、要求的或本质特征或单元。在此，术语“包括”或其任意其它变型意在覆盖非排他性含有，以致包括一系列单元的处理过程、方法、制品或设备不仅包括这些单元，而且可以包括未明确列出的或者该处理过程、方法、制品或设备固有的其它单元。
权利要求
1.一种存储器，包括第一子阵列，包括数据和第一基准；第二子阵列，包括数据和第二基准；第一列解码器，与第一子阵列相邻，具有第一数据线，其中第一数据线选择性地传导第一子阵列输出的数据或者传导第二子阵列输出的第二基准；第二列解码器，与第二子阵列相邻，具有第二数据线，其中第二数据线选择性地传导第二子阵列输出的数据或者传导第一子阵列输出的第一基准；以及第一读放大器，位于第一子阵列与第二子阵列之间，其第一输入端连接到第一数据线，而其第二输入端连接到第二数据线，其输出端用于提供数据。
2.根据权利要求1所述的存储器，该存储器进一步包括第三子阵列，与第一子阵列相邻，具有数据和第三基准；第四子阵列，与第二子阵列相邻，具有数据和第四基准；第三列解码器，与第三子阵列相邻，具有第三数据线，其中第三数据线选择性地传导第三子阵列输出的数据或者传导第四子阵列输出的第四基准；以及第四列解码器，与第四子阵列相邻，具有第四数据线，其中第四数据线选择性地传导第四子阵列输出的数据或者传导第三子阵列输出的第三基准；其中第一基准和第二基准是第一种类型的，而第三基准和第四基准是第二种类型的。
3.根据权利要求2所述的存储器，该存储器进一步包括复用器，其各输入端分别连接到第一数据线、第二数据线、第三数据线以及第四数据线，而其输出端连接到第一读放大器。
4.根据权利要求3所述的存储器，该存储器进一步包括连接到复用器的第二读放大器。
5.根据权利要求2所述的存储器，其中第一读放大器进一步包括与第四数据线相连的第三输入端，该存储器进一步包括第二读放大器，其各输入端连接到第一数据线、第二数据线以及第三数据线；第三读放大器，其各输入端连接到第二数据线、第三数据线和第四数据线；以及第四读放大器，其各输入端连接到第一数据线、第三数据线以及第四数据线。
6.根据权利要求5所述的存储器，该存储器进一步包括第一负载装置，连接到第一数据线；第二负载装置，连接到第二数据线；第三负载装置，连接到第三数据线；以及第四负载装置，连接到第四数据线。
7.一种用于读出存储器的包括数据和第一基准的第一子阵列中的数据的方法，其中该存储器进一步包括第二子阵列，包括数据和第二基准；第一列解码器，与第一子阵列相邻，具有第一数据线；第二列解码器，与第二子阵列相邻，具有第二数据线；以及第一读放大器，该方法包括启用第一子阵列，而使第二子阵列保持不活动；使数据从第一数据线路由选择到第一读放大器；以及使第一基准经由第二数据线路由选择到第一读放大器。
8.根据权利要求7所述的方法，该方法进一步包括使来自第一子阵列的数据连接到第一数据线。
9.根据权利要求8所述的方法，其中该存储器进一步包括第三子阵列，包括数据和第三基准；第四子阵列，包括数据和第四基准；第三列解码器，与第三子阵列相邻，具有第三数据线；第四列解码器，与第四子阵列相邻，具有第四数据线，该方法进一步包括启用第三子阵列，而使第四子阵列保持不活动；以及使第三基准经由第四数据线路由选择到第一读放大器。
10.根据权利要求9所述的方法，其中该存储器进一步包括第二读放大器；该方法进一步包括使数据从第三数据线路由选择到第二读放大器；使第一基准经由第二数据线路由选择到第二读放大器；以及使第三基准经由第四数据线路由选择到第二读放大器。
11.根据权利要求10所述的方法，其中该存储器进一步包括第三读放大器；以及第四读放大器；该方法进一步包括启用第二子阵列，而使第一子阵列保持不活动；使数据从第二数据线路由选择到第三读放大器；使第二基准经由第一数据线路由选择到第三读放大器和第四读放大器；启用第四子阵列，而使第三子阵列保持不活动；使数据从第四数据线路由选择到第四读放大器；以及使第四基准经由第三数据线路由选择到第三读放大器和第四读放大器。
全文摘要
存储器(10)提供了一种在数据到读放大器(24)所取的理由与基准或各基准到该读放大器所取的理由之间维持阻抗平衡的读出解决方案。该存储器的每个子阵列(14，18)具有相邻的列解码器(20，22)，该相邻列解码器使数据耦合到也与子阵列相邻而且可以看作列解码器的一部分的数据线(37、51、41、63)。使选择的子阵列的数据通过其相邻数据线路由选择到读放大器。作为选择的子阵列的一部分的基准耦合到未选择的子阵列的数据线。因此，对于MRAM型存储器，该基准优选非常接近选择的数据的存储单元，它穿过与数据所取的路由阻抗平衡的、到达读放大器(24)的路由。
文档编号G11C7/14GK1666289SQ03815293
公开日2005年9月7日 申请日期2003年4月24日 优先权日2002年6月28日
发明者奇特拉·K.·萨布拉曼尼, 布拉德利·J.·加尼, 约瑟夫·J.·纳哈斯, 哈尔伯特·S.·林, 托马斯·W.·安德利 申请人:飞思卡尔半导体公司