专利名称：高速感测电路及其感测方法
技术领域：
本发明涉及一种集成电路记忆装置的高速感测器，特别是涉及一种用于限定感应放大器中设备不匹配影响的高速感测电路及其感测方法。
背景技术：
在集成电路中，感应放大器常用于检测第一输入和第二输入间的电压差。第一输入通过解码器电路选择连接到一个记忆胞。如果记忆胞产生偏差输出，如典型的SRAM记忆体的输出，则第二输入与记忆胞的互补输出相耦合。若记忆胞仅有一个输出，则第二输入与参考电压耦合。
用于检测两输入间电压差的电路包括含有一对正交耦合反相器组成的闩锁电路。合理设计反相器，以使切换点能够按照期望的闩锁电路第一输入、第二输入准位达到切换平衡。然而，在集成电路的制造过程中，反相器难以很好地匹配。因此，必须合理设计感应放大器，解决元件不匹配问题。同时，由于闩锁电路具有较高的切换点，所以低准位信号，如在记忆体装置中源极感测信号，必须在闩锁以前进行放大。
一种解决元件不匹配的方法是在感应放大器提供一个高增益输入单元。这将加快闩锁电路输入电压变化的速度，缩短产生差值的时间。另一种方法是控制闩锁的时序，使其运行时能在第一、第二输入的电压准位达到稳定的闩锁点(高于导致电势不匹配所要求的边限)之后俘获第一、第二输入状态，以解决元件不匹配。例如，请参阅由Eleyan et al于2002年4月16日提交的美国专利申请，第US2003/0198112 A1号，题为“感应放大器对冲设备特性中资料不匹配的可变延时补偿”。
由于时脉速度的变快和现代集成电路中电源电压的降低，不匹配所产生的问题更加恶化。为使感应放大器能够可靠运行，必须合理设定闩锁电路的时序以容忍不匹配。由于不匹配很难准确预言并随时间不断变化，此时序必须能够解决最坏的情况。用于解决不匹配的时序边限成为提高时脉速度的重要限制。同样地，闩锁电路的切换准位中存在的不匹配要求设计时电压留有处理最坏情况的余量。这样，所需电压裕量成为设备的低电压操作的重要限制。
同时，由于增益单元也有不匹配的可能，高增益单元的加入加剧了不匹配问题。高增益单元中的不匹配将会影响感应放大器闩锁单元的准确性和时序。
因此，急需提供一种感应放大器的设计方法，能够减轻与不匹配相关的问题，允许低电压和高速的运行。
由此可见，上述现有的感应放大器及其感测方法在结构、方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决感应放大器及其感测方法存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。
有鉴于上述现有的感应放大器及其感测方法存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新型结构的高速感测电路及其感测方法，能够改进一般现有的感应放大器及其感测方法，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于，克服现有的感应放大器感测方法存在的缺陷，而提供一种新的检测第一信号和第二信号间差别的方法，所要解决的技术问题是使其减少感应放大器中不匹配的不稳定性，从而更加适于实用。
本发明的另一目的在于，提供一种集成电路，所要解决的技术问题是使其减少了不匹配的出现，节省集成电路的空间和功率，从而更加适于实用。
本发明的再一目的在于，提供一种感应放大器，所要解决的技术问题是使其具有简单的时序控制，可高速运行，占用空间小，消耗功率少，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种检测第一信号和第二信号间差别的方法，其包括下列步骤依照该第一信号和该第二信号，产生一第一电压和一第二电压；决定该第二电压达到高于一闩锁电路的一闩锁切换点的一阈值准位的一时间，解决该闩锁电路中的电势不匹配；以及使用该闩锁电路于该预时间闩锁该第一、第二电压的状态。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的检测第一信号和第二信号间差别的方法，其中所述的产生该第一电压和该第二电压的步骤中包括将该第一、第二信号整体化，为闩锁电路的第一、第二闩锁输入分别提供该第一、第二电压。
前述的检测第一信号和第二信号间差别的方法，其中所述的第一信号输入与一记忆胞耦合，该第二信号输入与一仿真单元耦合。
前述的检测第一信号和第二信号间差别的方法，其中所述的第一信号输入与一记忆胞耦合，该第二信号输入与一仿真单元耦合；以及当该第二电压达到一预定阈值准位时，藉由检测以产生一感应时序信号。
前述的检测第一信号和第二信号间差别的方法，其更包括当该第二电压达到一预定阈值准位时，藉由检测产生一感应时序信号。
前述的检测第一信号和第二信号间差别的方法，其更包括当该第二电压超过一预定阈值准位时，藉由动态测定产生一感应时序信号。
前述的检测第一信号和第二信号间差别的方法，其更包括提供一仿真感应放大器，该仿真感应放大器藉由使第一、第二仿真输入整体化而运行，以产生第一、第二仿真电压，并且当该第二仿真电压达到一预定阈值准位时，藉由检测产生一感应时序信号。
前述的检测第一信号和第二信号间差别的方法，其中所述的第一信号与非挥发性记忆体中记忆胞源侧耦合，并且该第二信号由一参考电路产生。
前述的检测第一信号和第二信号间差别的方法，其中所述的第一信号与非挥发性记忆体中记忆胞源侧耦合，并且该第二信号由一仿真记忆胞产生。
本发明的目的及解决其技术问题还采用以下的技术方案来实现。依据本发明提出的一种集成电路，其包含至少一感应放大器，该感应放大器检测第一、第二信号端的差值，其中该感应放大器包括一闩锁电路，包括一第一输入、一第二输入、一闩锁切换点，并且具有一感应启动输入，用于依照该感应启动输入上的一感应时序信号而俘获该第一、第二输入的一状态；一输入单元，耦接至该第一、第二信号端，并且具有一输出耦接至该闩锁电路的该第一、第二输入，该输入单元依照该第一信号端的信号而在该第一输入上产生一电压，并且依照该第二信号端的信号而在该第二输入上产生一电压；以及一感应时序信号源，耦接至该感应启动输入，用以在该第一、第二输入其中一电压值达到高于该闩锁切换点的一阈值准位后使该闩锁电路闩锁该第一、第二输入的状态。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的集成电路，其中所述的输入单元包括一第一积分器，耦接至该第一信号端，该第一积分器具有一输出耦接至该闩锁电路的该第一输入；一第二积分器，耦接至该第二信号端，该第二积分器具有一输出耦接至该闩锁电路的该第二输入。
前述的集成电路，其中所述的第一输入信号信号输入单元耦接至一记忆胞，并包括耦接至该第二输入信号信号输入的一仿真单元。
前述的集成电路，其中所述的第一信号输入耦接至一记忆胞，并包括耦接至该第二信号输入的一仿真单元；以及其中该感应时序信号源包括耦接至该第二输入的一准位检测器，该准位检测器指示何时该第二输入超过高于该闩锁电路该切换点的一预定阈值。
前述的集成电路，其中所述的感应时序信号源包括耦接至该第二输入的一准位检测器，指示何时该第二输入超过高于该闩锁电路该切换点的一预定阈值。
前述的集成电路，其中所述的感应时序信号源动态决定何时该第二输入超过高于该闩锁电路该切换点的一预定阈值。
前述的集成电路，其中所述的集成电路更包括多数个该感应放大器，并且该感应时序信号源驱动该些感应放大器所需的该感应时序信号。
前述的集成电路，其中所述的集成电路更包括多数个该感应放大器，并且该感应时序信号源驱动该些感应放大器所需的该感应时序信号，并且包括用于模拟该些感应放大器信号的多数个仿真感应放大器，其中包括一准位检测器，该准位检测器耦接至模拟该第二输入上的电压的一节点。
前述的集成电路，其中所述的该集成电路更包括一非挥发性记忆体以及耦接至该非挥发性记忆体的多数个该感应放大器。
前述的集成电路，其中所述的集成电路更包括一非挥发性记忆体以及耦接至该非挥发性记忆体的多数个该感应放大器，其中该第一信号端耦接至该非挥发性记忆体中一记忆胞的一源侧。
前述的集成电路，其更包括一电流源；一开关，耦接至该电流源，并且依照一感应时序信号提供一第一电流输出以及一第二电流输出，其中该输入单元包括一第一积分器以及一第二积分器；以及，该第一积分器，包括一第一p通道金属氧化半导体电晶体，其源极耦接至该第一电流输出，闸极耦接至该第一信号端，汲极耦接至该闩锁电路的该第一输出；一第一n通道金属氧化半导体电晶体，其汲极耦接至该闩锁电路的该第一输入，闸极耦接至参考电压，源极耦接至一地参考电压；该第二积分器，包括一第二p通道金属氧化半导体电晶体，其源极耦接至该第二电流输出，其闸极耦接至该第二信号端，汲极耦接至该闩锁电路的该第二输入；一第二n通道金属氧化半导体电晶体，其汲极耦接至该闩锁电路的该第二输入，闸极耦接至该参考电压，源极耦接至该地参考电压。
前述的集成电路，其中所述的闩锁电路包括一第一p通道金属氧化半导体电晶体以及一第一n通道金属氧化半导体电晶体，其设置为一第一反相器；一第二p通道金属氧化半导体电晶体以及一第二n通道金属氧化半导体电晶体，其设置为一第二反相器，与第一反相器正交耦合。
前述的集成电路，其中所述的闩锁电路包括一第一p通道金属氧化半导体电晶体以及一第一n通道金属氧化半导体电晶体，其设置为一第一反相器，其中该第一p通道电晶体的源极耦接至一源节点，该第一n通道电晶体的源极耦接至一参考节点；一第二p通道金属氧化半导体电晶体以及一第二n通道金属氧化半导体电晶体，其设置为一第二反相器，与第一反相器正交耦合，其中该第二p通道电晶体的源极耦接至该源节点，该第二n通道电晶体的源极耦接至该参考节点；一第三p通道金属氧化半导体电晶体，其汲极耦接至该源节点、源极耦接至一电源电压源，闸极耦接至该感应时序信号；以及一第三n通道金属氧化半导体电晶体，其汲极耦接至该参考节点、源极耦接至一参考电压源，闸极耦接至该感应时序信号。
前述的集成电路，其更包括一电流源；一开关，耦接至该电流源，依照感应时序信号产生一第一电流输出以及一第二电流输出，其中该输入单元包括一第一积分器和一第二积分器，以及该第一积分器包括一第一p通道金属氧化半导体电晶体，其源极耦接至该第一电流输出，闸极耦接至该第一信号端，汲极耦接至该闩锁电路的该第一输出；一第一n通道金属氧化半导体电晶体，其汲极耦接至该闩锁电路的该第一输入，闸极耦接至一参考电压，源极耦接至一地参考电压；该第二积分器包括一第二p通道金属氧化半导体电晶体，其源极耦接至该第二电流输出，其闸极耦接至该第二信号端，汲极耦接至该闩锁电路的该第二输入；一第二n通道金属氧化半导体电晶体，其汲极耦接至该闩锁电路的第二输入，闸极耦接至该参考电压，源极耦接至该地参考电压；其中，该闩锁电路包括一第一p通道金属氧化半导体电晶体和一第一n通道金属氧化半导体电晶体，设置为一第一反相器，其中该第一p通道电晶体的源极耦接至源节点，该第一n通道电晶体的源极耦接至一参考节点；一第二p通道金属氧化半导体电晶体和一第二n通道金属氧化半导体电晶体，设置为一第二反相器，与第一反相器正交耦合，其中该第二p通道电晶体的源极耦接至该源节点，该第二n通道电晶体的源极耦按至该参考节点；一第三p通道金属氧化半导体电晶体，其汲极耦接至该源节点、源极耦接至一电源电压源，闸极耦接至该感应时序信号；以及一第三n通道金属氧化半导体电晶体，其汲极耦接至该参考节点、源极耦接至一参考电压源，闸极耦接至该感应时序信号。
本发明的目的及解决其技术问题还采用以下的技术方案来实现。依据本发明提出的一种集成电路，其包括一记忆体阵列，包括用于选择输出多数个记忆胞的一解码电路；一参考阵列；以及多数个感应放大器，耦接至该些记忆胞以及该参考阵列；该些感应放大器中的感应放大器包括一闩锁电路，具有一第一输入、一第二输入以及一闩锁切换点，并且具有一感应启动输入，用于依照该感应启动输入上的一感应时序信号而俘获该第一、第二输入的状态；一第一积分器，耦接至对应的该些记忆胞其中之一，该第一积分器的一输出耦接至该闩锁电路的该第一输入；一第二积分器，耦接至该参考阵列，该第二积分器的一输出耦接至该闩锁电路的该第二输入；一感应时序信号源，耦接至该些感应放大器的感应启动输入，用于使该使闩锁电路在该第一、第二积分器其中之一的输出达到高于该闩锁切换点的一阈值准位之后闩锁该第一、第二输入的状态。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的集成电路，其中所述的感应时序信号源在每一该些感应放大器的中都包括一准位检测器，耦接至该闩锁电路的该第二输入。
前述的集成电路，其中所述的感应时序信号源包括用以模拟该些感应放大器中的感应放大器的一仿真感应放大器，其包含一准位检测器，该准位检测器耦接至用以模拟该闩锁电路的该第二输入的一节点，其显示该仿真感应放大器中该第二积分器的该输出何时超过一预定阈值。
前述的集成电路，其中所述的感应时序信号源动态测定该第二积分器的输出何时超过一预定阈值。
前述的集成电路，其中所述的记忆体阵列包括一非挥发性记忆体阵列。
前述的集成电路，其中所述的记忆体阵列包括一非挥发性记忆体阵列，并且其中该第一信号端耦接至该非挥发性记忆体中一记忆胞的一源侧。
前述的集成电路，其中所述的记忆体阵列包括一非挥发性NROM记忆体阵列，并且其中该第一信号端耦接至该非挥发性记忆体中该记忆胞的一源侧。
前述的集成电路，其中所述的感应放大器中的该感应放大器包括一电流源；一开关，耦接至该电流源，依照该感应时序信号产生一第一电流输出以及一第二电流输出；并且其中该第一积分器包括一第一p通道金属氧化半导体电晶体，其源极耦接至该第一电流输出，闸极耦接至该第一信号端，汲极耦接至该闩锁电路的该第一输出；一第一n通道金属氧化半导体电晶体，其汲极耦接至该闩锁电路的该第一输入，闸极耦接至一参考电压，源极耦接至一地参考电压；该第二积分器包括一第二p通道金属氧化半导体电晶体，其源极耦接至该第二电流输出，其闸极耦接至该第二信号端，汲极耦接至该闩锁电路的该第二输入；一第二n通道金属氧化半导体电晶体，其汲极耦接至该闩锁电路的该第二输入，闸极耦接至该参考电压，源极耦接至该地参考电压；前述的集成电路，其中所述的感应放大器中的感应放大器的该闩锁电路包括一第一p通道金属氧化半导体电晶体和一第一n通道金属氧化半导体电晶体，设置为一第一反相器；以及一第二p通道金属氧化半导体电晶体和一第二n通道金属氧化半导体电晶体，设置为一第二反相器，其与该第一反相器正交耦合。
前述的集成电路，其中所述的感应放大器中感应放大器的该闩锁电路包括一第一p通道金属氧化半导体电晶体和一第一n通道金属氧化半导体电晶体，设置为一第一反相器，其中该第一p通道电晶体的源极与源节点耦合，该第一n通道电晶体的源极与一参考节点耦合；一第二p通道金属氧化半导体电晶体和一第二n通道金属氧化半导体电晶体，设置为一第二反相器，且与该第一反相器正交耦合，其中该第二p通道电晶体的源极与该源节点耦合，该第二n通道电晶体的源极与该参考节点耦合；一第三p通道金属氧化半导体电晶体，其汲极与该源节点耦合、源极与一电源电压源耦合，闸极与该感应时序信号耦合；以及一第三n通道金属氧化半导体电晶体，其汲极与该参考节点耦合、源极与一参考电压源耦合，闸极与该感应时序信号耦合。
前述的集成电路，其中所述的感应放大器中的感应放大器包括一电流源；一开关，耦接至该电流源，依照一感应时序信号产生一第一电流输出以及一第二电流输出；以及其中该第一积分器包括一第一p通道金属氧化半导体电晶体，其源极与该第一电流输出耦合，闸极与该第一信号端耦合，汲极与该闩锁电路的该第一输出耦合；一第一n通道金属氧化半导体电晶体，其汲极与该闩锁电路的该第一输入耦合，闸极与一参考电压耦合，源极与一地参考电压耦合；以及该第二积分器包括一第二p通道金属氧化半导体电晶体，其源极与该第二电流输出耦合，其闸极与该第二信号端耦合，汲极与该闩锁电路的该第二输入耦合；一第二n通道金属氧化半导体电晶体，其汲极与该闩锁电路的该第二输入耦合，闸极与该参考电压耦合，源极与该地参考电压耦合；并且其中该闩锁电路包括一第三p通道金属氧化半导体电晶体和一第三n通道金属氧化半导体电晶体，设置为一第一反相器，其中该第三p通道电晶体的源极与源节点耦合，该第三n通道电晶体的源极与一参考节点耦合；一第四p通道金属氧化半导体电晶体和一第四n通道金属氧化半导体电晶体，设置为一第二反相器，且与该第一反相器正交耦合，其中该第四p通道电晶体的源极与该源节点耦合，该第四n通道电晶体的源极与该参考节点耦合；一第五p通道金属氧化半导体电晶体，其汲极与该源节点耦合、源极与一电源电压源耦合，闸极与该感应时序信号耦合；以及一第六n通道金属氧化半导体电晶体，其汲极与该参考节点耦合、源极与一参考电压源耦合，闸极与该感应时序信号耦合。
前述的集成电路，其中所述的记忆体包括一页式记忆体。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，为了达到前述发明目的，本发明的主要技术内容如下本发明提供了一种感应资料的方法、一种感应放大器以及一种包含单级或多级用以低压和高速操作的感应放大器的集成电路。本发明特别适用于集成电路记忆装置，包括与信号源感应共同作用的记忆装置。
本发明的一个实施例是一种测量第一信号(比如记忆胞的源侧的信号)和第二信号(比如来自参考仿真单元的信号)间差值的方法。这种方法包括依照第一、第二信号分别产生第一、第二电压，依照第二信号产生的第二电压达到高于闩锁切换点的阈值而决定的时间，并且于决定的时间使用闩锁电路闩锁第一电压和第二电压的状态。设定高于闩锁切换点的阈值准位，使闩锁电路各部件之间的电势不匹配在闩锁前消除。这样，任何闩锁电路中的不匹配都不会影响到感应作业。在某些实施例中，第一、第二电压是通过集成第一、第二信号而产生的。
在本发明的一些实施例中，回应于第二电压，各感应放大器局部产生感应时序信号，导致锁定第一、第二电压的状态。另外一些实施例中，多级感应放大器普遍地会产生感应时序信号。一个实施例中，通过模仿感应放大器的运行，会产生一个广泛的感应时序信号，例如通过提供一个仿真感应放大器，此放大器可通过模仿用于感应资料的放大器而产生仿真第二电压。
本发明还可看作含有单一或多个感应放大器的集成电路，此电路可用于分别检测第一信号和第二信号端的差值。感应放大器中的闩锁电路具有第一输入、第二输入和一个感应启动输入。闩锁电路在第一输入和第二输入各有一个闩锁切换点，能够显示不匹配。感应放大器还包括与第一、第二信号端耦合的输入单元和与闩锁电路的第一、第二输入耦合的输出单元。输入单元回应于第一和第二信号端的信号，分别在第一输出和第二输出上产生一个电压。本发明还有一些实施例，输入单元中含有第一、第二匹配的积分器，并装设有一个与闩锁感应启动输入耦合的感应时序信号源。当产生于第二输入的电压达到高于闩锁切换点的阈值时，将会产生感应时序信号，使闩锁电路闩锁第一、第二输入的状态。
按照以上一些实施例，感应时序信号源包括一个与读出放大中闩锁电路第二输入耦合的准位检测器，在第二输入局部超过预定的阈值准位时能够进行显示。还有一些实施例中，感应时序信号源能够对多个感应放大器广泛地产生感应信号，例如通过使用仿真感应放大器，检测用以模拟闩锁电路的第二输入的节点准位。
本发明的其他实施例中，集成电路中还有适用于源侧感应的非挥发性记忆体。
还有一种包括输入单元和感应放大器闩锁电路的实施例。其中，仅二个电晶体间的元件不匹配影响了感应放大器的运行。在这种实施例中，感应放大器包括一个电流源；
一个与电流源耦合的切换开关，回应于感应时序信号产生第一、第二电流输出。其中，输入单元包括一个第一积分器和一个第二积分器。以及，第一积分器包括一个第一p通道金属氧化半导体电晶体，其源极与第一电流输出耦合，闸极与第一信号终端耦合，汲极与闩锁电路的第一输出耦合；一个第一n通道金属氧化半导体电晶体，其汲极与闩锁电路的第一输入耦合，闸极与参考电压耦合，源极与地参考电压耦合；第二积分器包括一个第二p通道金属氧化半导体电晶体，其源极与第二电流输出耦合，其闸极与第二信号端耦合，汲极与闩锁电路的第二输入耦合；一个第二n通道金属氧化半导体电晶体，其汲极与闩锁电路的第二输入耦合，闸极与参考电压耦合，源极与地参考电压耦合；其中，闩锁电路包括一个第三p通道金属氧化半导体电晶体和一个第三n通道金属氧化半导体电晶体，设置为第一反相器。其中，第三p通道电晶体的源极与源节点耦合，第三n通道电晶体的源极与参考节点耦合；一个第四p通道金属氧化半导体电晶体和一个第四n通道金属氧化半导体电晶体，设置为第二反相器，与第一反相器正交耦合。其中，第四p通道电晶体的源极与源节点耦合，第四n通道电晶体与参考节点耦合；一个第五p通道金属氧化半导体电晶体，其汲极与源节点耦合，源极与源电压耦合，闸极与感应时序信号耦合；以及一个第五n通道金属氧化半导体电晶体，包括与参考节点耦合的汲极、与参考电压源耦合的源极以及与感应时序信号耦合的闸极；按照此实施例，闩锁电路中任何电晶体间的元件不匹配都不会影响该设备的运行。相反地，运行中唯一需要解决的不匹配是第一和第二积分器中第一p通道金属氧化半导体电晶体间的元件不匹配。
本发明提供了一种可行的高速低压感应放大器，其闩锁电路中消除不匹配所需的时间裕度在很大程度上被消除了。而且，此感应放大器对于源侧感应第一信号终端特性的微小变动也是可操作的，比如信号是落在0～100mV间的低电压范围。
借由上述技术方案，本发明至少具有下列优点本发明一种新的检测第一信号和第二信号间差别的方法，其能够减少感应放大器中不匹配的不稳定性，从而更加适于实用。
本发明一种集成电路，其能够节省集成电路的空间和功率，从而更加适于实用。
本发明提供了一种适用于小信号运行的感应放大器，如源感应记忆装置，减少了不匹配的出现。感应放大器具有简单的时序控制，可高速运行，较现有技术占用空间更小，消耗功率更少。
综上所述，本发明特殊结构的高速感测电路及其感测方法，其具有上述诸多的优点及实用价值，并在同类产品及方法中未见有类似的公开发表或使用而确属创新，其不论在产品或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的感应放大器及其感测方法具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并为了让本发明的上述和其他目的、特征和优点能更明显易懂，以下特举出多个较佳实施例，并配合附图，详细说明如下。
图1是一个现有技术下一个两级感应放大器的简化的示意图。
图2A-2B分别显示了现有技术下的一个第一级放大级器和一个第二放大级器的实施方式，适用于如图1所示设置。
图3是根据本发明的一个感应放大器的一个原理图。
图4是根据本发明的另一个感应放大器的一个原理图。
图5是适用于本发明实施例中用于产生感应时序信号的一个外部电路的一个原理图。
图6是根据本发明实施例的一个页式设备内的感应放大器设置的简化的示意图。
图7是根据本发明的一个集成电路的简化的结构示意图。
10、11放大器 12缓冲器20～23、33～34、301～302、305、307～308、313p通道电晶体30～32、303～304、306、309～312n通道电晶体314～316节点 320记忆体阵列321参考阵列 322阈值检测器400外部时序电路 501～503反相器600多路转换器601输出汇流排602正交耦合p通道电晶体 603缓冲器604外部时序电路 610～6xx感应放大器700记忆体阵列701行解码器(row decoder)703列解码器(column decoder) 704位元线705汇流排706感应放大器
707资料汇流排708读入/编程/抹除电压源709状态处理器711资料登录线具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的高速感测电路及其感测方法其具体实施方式
、结构、方法、步骤、特征及其功效，详细说明如后。
具有代表性的现有技术参见图1和图2A-2B。本发明实施例的详细说明参见图3到图7。
一种用于小信号(如由源感应记忆装置产生的信号)的现有技术感应放大器，如图1所示。图1所示的现有技术实施例中使用了两级放大。第一放大级10通过联线得到来自记忆胞(memory cell)源侧的信号CMI和来自参考胞(reference cell)的信号TREF。第一放大级产生了差动输出S1和S2，并作为第二放大级11的输入信号。第二放大级产生单一端输出，此输出通常耦接至驱动输出信号的缓冲器12。
一种第一放大级的实施例如图2A所示。该实施例包括一个带有有效负载电流镜的差动放大器。低电压信号CMI和TREF作为输入信号匹配p通道电晶体20、21，其汲极与地电压耦合，其源极与输出节点S1、S2耦合。电流反射镜包括p通道电晶体22、23，其源极与电压源耦合；两电晶体的闸极互相耦合，并与电晶体20的源极耦合；它们的汲极分别与节点S1、S2耦合，输出有效负载。低电压信号CMI和TREF间的差值被放大，并作为信号S1、S2传输到第二级放大器。
一种第一放大级的实施例如图2B所示。该实施例也包括一个带有有效负载电流镜的差动放大器。这种带有如图2B所示有效负载电流镜的差动放大器从匹配的n通道电晶体30、31的闸极接受放大了的信号S1、S2。n通道电晶体30、31的源极耦接至电流源电晶体32的汲极。电晶体30、31的汲极与p通道电晶体33、34组成的电流镜耦合，其源极与电压源耦合；它们的闸极互相耦合，并与电晶体30的源极耦合；它们的汲极分别耦接至n通道电晶体30、31的汲极。第二级在n通道电晶体31的汲极作为单一端逻辑准位信号输出，显示出电压CMI和TREF的状态。
以上所述传统方法中产生的问题可归因于第一放大级和第二放大级区间电晶体的不匹配。任何阈值电压(threshold voltage)(例如电晶体20和21的阈值电压)的差值，当此电压越过包括有电晶体20的切换点以及电晶体21的切换点的电压范围时，将导致放大器不稳定。由于在不稳定范围内过渡的电压波动的要求，感应放大器的运行速度受到影响。第二级放大器在电晶体30、31的切换点附近也有一个不稳定范围。这些不匹配的不稳定性迭加在一起，导致感应放大器运行的不稳定性更加明显。另外，使用有效负载电流镜和两级放大器会消耗很大电流，在集成电路中占用非常大的空间。
请参阅图3所示，是本发明的一种实施例，此实施例根本性地减少了感应放大器中不匹配的不稳定性，节省了集成电路的空间和功率。该放大器包括由电晶体301-306组成的闩锁电路和由电晶体307-313组成的输入单元。闩锁电路中，p通道电晶体301和n通道电晶体303用作在源节点314和参考节点315间的反相器。同样地，p通道电晶体302和n通道电晶体304也用作在源节点314和参考节点315间的反相器。在标准闩锁电路设置中，由p通道电晶体301和n通道电晶体303构成的反相器与由p通道电晶体302和n通道电晶体304构成的反相器正交耦合。源节点314通过p通道电晶体305与电源端耦合。参考节点315通过n通道电晶体306与地电源节点耦合。电晶体305和306的闸极分别耦接并接受互补信号LATB和LAT，LATB和LAT分别作为使闩锁电路闩锁输入SA1和SA2上电压的状态的感应时序信号。
在输入单元中，p通道电晶体307和308设置为积分器，在闩锁电路的输入SA1和SA2上分别产生电压。输入单元中包括电晶体313，其源极与源节点耦合，闸极与参考信号BIASU耦合，以控制积分器的偏压电流。电晶体313的汲极与节点316耦合。n通道电晶体311耦接于节点316与p通道电晶体307源极之间。p通道电晶体307的汲极与闩锁电路的第一输入SA1耦合，其闸极与一信号源耦合，该信号源提供来自记忆体阵列320中记忆胞源侧的信号CMI。p通道电晶体307的汲极还与n通道电晶体309的汲极耦合，电晶体309的闸极与偏压信号ISO耦合，源极与地节点耦合。
n通道电晶体312耦接于节点316和p通道电晶体308的源极之间。电晶体308的汲极与闩锁电路的第二输入SA2耦合，其闸极与一信号源耦合，该信号源提供来自参考阵列321中记忆胞源侧的信号TREF。p通道电晶体308的汲极还与n通道电晶体310的汲极耦合，电晶体310的闸极与偏压信号ISO耦合，源极与地节点耦合。
本实施例藉由阈值检测器322产生包括LAT和LATB在内的感应时序信号，设定阈值检测器以检测产生于闩锁电路二次输入SA2的电压准位。在例中所示，设定阈值检测器322用于检测一半源电势或另一个预定的阈值准位。阈值检测器322能够被设定在任何高于电晶体308切换点的适当值，例如典型实施例中0.7伏到源电势之间的任何值。
在运行中，当LATB为高位时，来自记忆胞和参考胞源侧的信号在输入单元内电晶体307和308的闸极出现，它们使信号整体化，在闩锁电路的SA1和SA2输入分别产生电压。当SA2的电压达到高于闩锁电路切换点的阈值时，感应时序信号LAT升高，并且LATB降低。这种情况引起闩锁电路闩锁在输入节点SA1和SA2上电压的状态，并产生一逻辑准位信号。按照这种运行方法，不匹配问题仅仅影响电晶体307和308的运行。当电压不在由闩锁电路中不匹配而引起的不稳定范围时，闩锁电路较快运行，并具有控制时序，在输入上产生电压。
如图3所示实施例，感应放大器局部产生感应时序信号LAT和LATB。在如图4所示可选择的实施例中，感应时序信号LAT和LATB由外部时序电路400产生，但并非通过感应放大器的局部电路实现，而更易于在相同的集成电路中实现。如图3感应放大器，输入单元和闩锁电路以同样的方式实现，相似部件采用同样的参考数。外部产生的信号LAT和LATB可运用于多级感应放大器。外部电路400的实现，减小了感应放大器所占空间。
请参阅图5所示，是外部电路400的一种实施例，此电路被设置为一仿真感应放大器(dummy sense amplifier)以类比能够产生感应时序信号的真实放大器的运行。如图所示，仿真感应放大器与图3放大器以同样的方式设有输入单元和闩锁电路，并且相应的部件具有同样的参考数。然而，p通道电晶体307和308的闸极均与参考阵列321所产生的信号TREF耦合。当信号ISO为低位时，信号BIASU在运行时亦为低位，。同样地，当n通道电晶体306的闸极保持低位以关掉闩锁电路时，p通道电晶体305的闸极保持高位。反相器501作为一虚拟负载，与输入SA1耦合。阈值检测器通过串联反相器502和503来实现，在节点SA2上所产生的电压高于反相器502的切换点后，它们分别产生信号LATB和LAT。反相器502的切换点应设计为源电势的一半或其他电压准位以应适用于特殊的实施例。
请参阅图6所示，是本发明中页式运行(page mode operation)的延伸。集成电路中记忆装置采用页式，大量位元线上均提供有感应放大器。本发明中感应放大器尺寸小、功耗低的特点使其适用于页式运行。图6所示实施例中，感应放大器610、611、612、613、6xx的真实输出和互补输出SA1和SA2与多路转换器600耦合，将感应信号连接到输出汇流排601。正交耦合p通道电晶体602闩锁感应放大器的结果。按照众所周知的解码技术，通过输出缓冲器603输出。由外部时序电路604进行时序控制，该电路产生一感应时序信号并将其传输到多个感应放大器。外部时序电路604可以制作于集成电路上以驱动所有感应放大器。在可选择实施例的设备中设有多个外部时序电路，每个外部时序电路都将感应时序信号传输到与时序电路最为匹配的设备上的感应放大器子设备。
请参阅图7所示，是本发明带有闩锁时序控制感应放大器的集成电路示意图。集成电路包括一记忆体阵列700，用于而不仅限于，如ROM，快闪EPROM，或NROM记忆胞，特别支援源侧感应。行解码器(row decoder)701与记忆体阵列700中沿行排列的多条字线702耦合。列解码器(columndecoder)703与存储阵列700中沿列排列的多条位元线704耦合。汇流排705提供位址给行解码器701和列解码器703。包含输入单元(在闩锁电路输入端上形成的电压)的感应放大器(其依照所感应的信号，以如上述被控制的闩锁时序确保闩锁电路的运作在逻辑准位以及在稳定范围中)是被提供于方块706中，并且经由资料汇流排707耦接至列解码器703。可读写设备中，资料通过从集成电路输入/输出埠至资料登录结构(未示出)的资料登录线711得到。资料通过从方块706中感应放大器至集成电路输入/输出埠而得到。
一些实施例中，在阵列700中用以控制记忆胞的读入/编程/抹除的资源都包含在集成电路上。这些资源包括由方块708代表的读入/编程/抹除电压源、与状态处理器709，其耦接至阵列700、解码器701、703以及集成电路中的其他电路，均参与设备运行。
电压源708在各设备中以供给泵、电压调节器、分压器及其它技术中类似的方式实现，提供包括负电压在内的各种电压准位，用于读入、编程、擦写的运行。
状态处理器709支援读入、编程、擦写，它藉由运用现有技术中的专用逻辑电路得以实现。在可选择实施例中，控制器中包括一个通用处理器，可以在相同集成电路中实现，通过执行电脑程式控制设备运行。还有一些实施例，状态处理器可通过专用逻辑电路和通用处理器得以实现。
总的，本发明提供了一种适用于小信号运行的感应放大器，如源感应记忆装置，减少了不匹配的出现。感应放大器具有简单的时序控制，可高速运行，较现有技术占用空间更小，消耗功率更少。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但是凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
权利要求
1.一种检测第一信号和第二信号间差别的方法，其特征在于包括下列步骤依照该第一信号和该第二信号，产生一第一电压和一第二电压；决定该第二电压达到高于一闩锁电路的一闩锁切换点的一阈值准位的一时间，解决该闩锁电路中的电势不匹配；以及使用该闩锁电路于该预时间闩锁该第一、第二电压的状态。
2.根据权利要求1所述的检测第一信号和第二信号间差别的方法，其特征在于其中所述的产生该第一电压和该第二电压的步骤中包括将该第一、第二信号整体化，为闩锁电路的第一、第二闩锁输入分别提供该第一、第二电压。
3.根据权利要求1所述的检测第一信号和第二信号间差别的方法，其特征在于其中所述的第一信号输入与一记忆胞耦合，该第二信号输入与一仿真单元耦合。
4.根据权利要求1所述的检测第一信号和第二信号间差别的方法，其特征在于其中所述的第一信号输入与一记忆胞耦合，该第二信号输入与一仿真单元耦合；以及当该第二电压达到一预定阈值准位时，藉由检测以产生一感应时序信号。
5.根据权利要求1所述的检测第一信号和第二信号间差别的方法，其特征在于其更包括当该第二电压达到一预定阈值准位时，藉由检测产生一感应时序信号。
6.根据权利要求1所述的检测第一信号和第二信号间差别的方法，其特征在于其更包括当该第二电压超过一预定阈值准位时，藉由动态测定产生一感应时序信号。
7.根据权利要求1所述的检测第一信号和第二信号间差别的方法，其特征在于其更包括提供一仿真感应放大器，该仿真感应放大器藉由使第一、第二仿真输入整体化而运行，以产生第一、第二仿真电压，并且当该第二仿真电压达到一预定阈值准位时，藉由检测产生一感应时序信号。
8.根据权利要求1所述的检测第一信号和第二信号间差别的方法，其特征在于其中所述的第一信号与非挥发性记忆体中记忆胞源侧耦合，并且该第二信号由一参考电路产生。
9.根据权利要求1所述的检测第一信号和第二信号间差别的方法，其特征在于其中所述的第一信号与非挥发性记忆体中记忆胞源侧耦合，并且该第二信号由一仿真记忆胞产生。
10.一种集成电路，其特征在于包含至少一感应放大器，该感应放大器检测第一、第二信号端的差值，其中该感应放大器包括一闩锁电路，包括一第一输入、一第二输入、一闩锁切换点，并且具有一感应启动输入，用于依照该感应启动输入上的一感应时序信号而俘获该第一、第二输入的一状态；一输入单元，耦接至该第一、第二信号端，并且具有一输出耦接至该闩锁电路的该第一、第二输入，该输入单元依照该第一信号端的信号而在该第一输入上产生一电压，并且依照该第二信号端的信号而在该第二输入上产生一电压；以及一感应时序信号源，耦接至该感应启动输入，用以在该第一、第二输入其中一电压值达到高于该闩锁切换点的一阈值准位后使该闩锁电路闩锁该第一、第二输入的状态。
11.根据权利要求10所述的集成电路，其特征在于其中所述的输入单元包括一第一积分器，耦接至该第一信号端，该第一积分器具有一输出耦接至该闩锁电路的该第一输入；一第二积分器，耦接至该第二信号端，该第二积分器具有一输出耦接至该闩锁电路的该第二输入。
12.根据权利要求10所述的集成电路，其特征在于其中所述的第一输入信号信号输入单元耦接至一记忆胞，并包括耦接至该第二输入信号信号输入的一仿真单元。
13.根据权利要求10所述的集成电路，其特征在于其中所述的第一信号输入耦接至一记忆胞，并包括耦接至该第二信号输入的一仿真单元；以及其中该感应时序信号源包括耦接至该第二输入的一准位检测器，该准位检测器指示何时该第二输入超过高于该闩锁电路该切换点的一预定阈值。
14.根据权利要求10所述的集成电路，其特征在于其中所述的感应时序信号源包括耦接至该第二输入的一准位检测器，指示何时该第二输入超过高于该闩锁电路该切换点的一预定阈值。
15.根据权利要求10所述的集成电路，其特征在于其中所述的感应时序信号源动态决定何时该第二输入超过高于该闩锁电路该切换点的一预定阈值。
16.根据权利要求10所述的集成电路，其特征在于其中所述的集成电路更包括多数个该感应放大器，并且该感应时序信号源驱动该些感应放大器所需的该感应时序信号。
17.根据权利要求10所述的集成电路，其特征在于其中所述的集成电路更包括多数个该感应放大器，并且该感应时序信号源驱动该些感应放大器所需的该感应时序信号，并且包括用于模拟该些感应放大器信号的多数个仿真感应放大器，其中包括一准位检测器，该准位检测器耦接至模拟该第二输入上的电压的一节点。
18.根据权利要求10所述的集成电路，其特征在于其中所述的该集成电路更包括一非挥发性记忆体以及耦接至该非挥发性记忆体的多数个该感应放大器。
19.根据权利要求10所述的集成电路，其特征在于其中所述的集成电路更包括一非挥发性记忆体以及耦接至该非挥发性记忆体的多数个该感应放大器，其中该第一信号端耦接至该非挥发性记忆体中一记忆胞的一源侧。
20.根据权利要求10所述的集成电路，其特征在于其更包括一电流源；一开关，耦接至该电流源，并且依照一感应时序信号提供一第一电流输出以及一第二电流输出，其中该输入单元包括一第一积分器以及一第二积分器；以及，该第一积分器，包括一第一p通道金属氧化半导体电晶体，其源极耦接至该第一电流输出，闸极耦接至该第一信号端，汲极耦接至该闩锁电路的该第一输出；一第一n通道金属氧化半导体电晶体，其汲极耦接至该闩锁电路的该第一输入，闸极耦接至参考电压，源极耦接至一地参考电压；该第二积分器，包括一第二p通道金属氧化半导体电晶体，其源极耦接至该第二电流输出，其闸极耦接至该第二信号端，汲极耦接至该闩锁电路的该第二输入；一第二n通道金属氧化半导体电晶体，其汲极耦接至该闩锁电路的该第二输入，闸极耦接至该参考电压，源极耦接至该地参考电压。
21.根据权利要求10所述的集成电路，其特征在于其中所述的闩锁电路包括一第一p通道金属氧化半导体电晶体以及一第一n通道金属氧化半导体电晶体，其设置为一第一反相器；一第二p通道金属氧化半导体电晶体以及一第二n通道金属氧化半导体电晶体，其设置为一第二反相器，与第一反相器正交耦合。
22.根据权利要求10所述的集成电路，其特征在于其中所述的闩锁电路包括一第一p通道金属氧化半导体电晶体以及一第一n通道金属氧化半导体电晶体，其设置为一第一反相器，其中该第一p通道电晶体的源极耦接至一源节点，该第一n通道电晶体的源极耦接至一参考节点；一第二p通道金属氧化半导体电晶体以及一第二n通道金属氧化半导体电晶体，其设置为一第二反相器，与第一反相器正交耦合，其中该第二p通道电晶体的源极耦接至该源节点，该第二n通道电晶体的源极耦接至该参考节点；一第三p通道金属氧化半导体电晶体，其汲极耦接至该源节点、源极耦接至一电源电压源，闸极耦接至该感应时序信号；以及一第三n通道金属氧化半导体电晶体，其汲极耦接至该参考节点、源极耦接至一参考电压源，闸极耦接至该感应时序信号。
23.根据权利要求10所述的集成电路，其特征在于其更包括一电流源；一开关，耦接至该电流源，依照感应时序信号产生一第一电流输出以及一第二电流输出，其中该输入单元包括一第一积分器和一第二积分器，以及该第一积分器包括一第一p通道金属氧化半导体电晶体，其源极耦接至该第一电流输出，闸极耦接至该第一信号端，汲极耦接至该闩锁电路的该第一输出；一第一n通道金属氧化半导体电晶体，其汲极耦接至该闩锁电路的该第一输入，闸极耦接至一参考电压，源极耦接至一地参考电压；该第二积分器包括一第二p通道金属氧化半导体电晶体，其源极耦接至该第二电流输出，其闸极耦接至该第二信号端，汲极耦接至该闩锁电路的该第二输入；一第二n通道金属氧化半导体电晶体，其汲极耦接至该闩锁电路的第二输入，闸极耦接至该参考电压，源极耦接至该地参考电压；其中，该闩锁电路包括一第一p通道金属氧化半导体电晶体和一第一n通道金属氧化半导体电晶体，设置为一第一反相器，其中该第一p通道电晶体的源极耦接至源节点，该第一n通道电晶体的源极耦接至一参考节点；一第二p通道金属氧化半导体电晶体和一第二n通道金属氧化半导体电晶体，设置为一第二反相器，与第一反相器正交耦合，其中该第二p通道电晶体的源极耦接至该源节点，该第二n通道电晶体的源极耦接至该参考节点；一第三p通道金属氧化半导体电晶体，其汲极耦接至该源节点、源极耦接至一电源电压源，闸极耦接至该感应时序信号；以及一第三n通道金属氧化半导体电晶体，其汲极耦接至该参考节点、源极耦接至一参考电压源，闸极耦接至该感应时序信号。
24.一种集成电路，其特征在于其包括一记忆体阵列，包括用于选择输出多数个记忆胞的一解码电路；一参考阵列；以及多数个感应放大器，耦接至该些记忆胞以及该参考阵列；该些感应放大器中的感应放大器包括一闩锁电路，具有一第一输入、一第二输入以及一闩锁切换点，并且具有一感应启动输入，用于依照该感应启动输入上的一感应时序信号而俘获该第一、第二输入的状态；一第一积分器，耦接至对应的该些记忆胞其中之一，该第一积分器的一输出耦接至该闩锁电路的该第一输入；一第二积分器，耦接至该参考阵列，该第二积分器的一输出耦接至该闩锁电路的该第二输入；一感应时序信号源，耦接至该些感应放大器的感应启动输入，用于使该使闩锁电路在该第一、第二积分器其中之一的输出达到高于该闩锁切换点的一阈值准位之后闩锁该第一、第二输入的状态。
25.根据权利要求24所述的集成电路，其特征在于其中所述的感应时序信号源在每一该些感应放大器的中都包括一准位检测器，耦接至该闩锁电路的该第二输入。
26.根据权利要求24所述的集成电路，其特征在于其中所述的感应时序信号源包括用以模拟该些感应放大器中的感应放大器的一仿真感应放大器，其包含一准位检测器，该准位检测器耦接至用以模拟该闩锁电路的该第二输入的一节点，其显示该仿真感应放大器中该第二积分器的该输出何时超过一预定阈值。
27.根据权利要求24所述的集成电路，其特征在于其中所述的感应时序信号源动态测定该第二积分器的输出何时超过一预定阈值。
28.根据权利要求24所述的集成电路，其特征在于其中所述的记忆体阵列包括一非挥发性记忆体阵列。
29.根据权利要求24所述的集成电路，其特征在于其中所述的记忆体阵列包括一非挥发性记忆体阵列，并且其中该第一信号端耦接至该非挥发性记忆体中一记忆胞的一源侧。
30.根据权利要求24所述的集成电路，其特征在于其中所述的记忆体阵列包括一非挥发性NROM记忆体阵列，并且其中该第一信号端耦接至该非挥发性记忆体中该记忆胞的一源侧。
31.根据权利要求24所述的集成电路，其特征在于其中所述的感应放大器中的该感应放大器包括一电流源；一开关，耦接至该电流源，依照该感应时序信号产生一第一电流输出以及一第二电流输出；并且其中该第一积分器包括一第一p通道金属氧化半导体电晶体，其源极耦接至该第一电流输出，闸极耦接至该第一信号端，汲极耦接至该闩锁电路的该第一输出；一第一n通道金属氧化半导体电晶体，其汲极耦接至该闩锁电路的该第一输入，闸极耦接至一参考电压，源极耦接至一地参考电压；该第二积分器包括一第二p通道金属氧化半导体电晶体，其源极耦接至该第二电流输出，其闸极耦接至该第二信号端，汲极耦接至该闩锁电路的该第二输入；一第二n通道金属氧化半导体电晶体，其汲极耦接至该闩锁电路的该第二输入，闸极耦接至该参考电压，源极耦接至该地参考电压；
32.根据权利要求24所述的集成电路，其特征在于其中所述的感应放大器中的感应放大器的该闩锁电路包括一第一p通道金属氧化半导体电晶体和一第一n通道金属氧化半导体电晶体，设置为一第一反相器；以及一第二p通道金属氧化半导体电晶体和一第二n通道金属氧化半导体电晶体，设置为一第二反相器，其与该第一反相器正交耦合。
33.根据权利要求24所述的集成电路，其特征在于其中所述的感应放大器中感应放大器的该闩锁电路包括一第一p通道金属氧化半导体电晶体和一第一n通道金属氧化半导体电晶体，设置为一第一反相器，其中该第一p通道电晶体的源极与源节点耦合，该第一n通道电晶体的源极与一参考节点耦合；一第二p通道金属氧化半导体电晶体和一第二n通道金属氧化半导体电晶体，设置为一第二反相器，且与该第一反相器正交耦合，其中该第二p通道电晶体的源极与该源节点耦合，该第二n通道电晶体的源极与该参考节点耦合；一第三p通道金属氧化半导体电晶体，其汲极与该源节点耦合、源极与一电源电压源耦合，闸极与该感应时序信号耦合；以及一第三n通道金属氧化半导体电晶体，其汲极与该参考节点耦合、源极与一参考电压源耦合，闸极与该感应时序信号耦合。
34.根据权利要求24所述的集成电路，其特征在于其中所述的感应放大器中的感应放大器包括一电流源；一开关，耦接至该电流源，依照一感应时序信号产生一第一电流输出以及一第二电流输出；以及其中该第一积分器包括一第一p通道金属氧化半导体电晶体，其源极与该第一电流输出耦合，闸极与该第一信号端耦合，汲极与该闩锁电路的该第一输出耦合；一第一n通道金属氧化半导体电晶体，其汲极与该闩锁电路的该第一输入耦合，闸极与一参考电压耦合，源极与一地参考电压耦合；以及该第二积分器包括一第二p通道金属氧化半导体电晶体，其源极与该第二电流输出耦合，其闸极与该第二信号端耦合，汲极与该闩锁电路的该第二输入耦合；一第二n通道金属氧化半导体电晶体，其汲极与该闩锁电路的该第二输入耦合，闸极与该参考电压耦合，源极与该地参考电压耦合；并且其中该闩锁电路包括一第三p通道金属氧化半导体电晶体和一第三n通道金属氧化半导体电晶体，设置为一第一反相器，其中该第三p通道电晶体的源极与源节点耦合，该第三n通道电晶体的源极与一参考节点耦合；一第四p通道金属氧化半导体电晶体和一第四n通道金属氧化半导体电晶体，设置为一第二反相器，且与该第一反相器正交耦合，其中该第四p通道电晶体的源极与该源节点耦合，该第四n通道电晶体的源极与该参考节点耦合；一第五p通道金属氧化半导体电晶体，其汲极与该源节点耦合、源极与一电源电压源耦合，闸极与该感应时序信号耦合；以及一第六n通道金属氧化半导体电晶体，其汲极与该参考节点耦合、源极与一参考电压源耦合，闸极与该感应时序信号耦合。
35.根据权利要求24所述的集成电路，其特征在于其中所述的记忆体包括一页式记忆体。
全文摘要
本发明是关于一种高速感测电路及其感测方法，是关于测定第一信号(比如从记忆胞的源侧产生的信号)和第二信号(比如从参考参考仿真单元中产生的信号)之间差值的一种电路和方法，包括回应第一、第二信号分别产生第一、第二电压，测定回应于第二信号而产生的第二电压达到高于闩锁切换点的阈值的时间，并且在此时序使用闩锁电路闩锁第一电压和第二电压的状态。设置高于闩锁切换点的阈值，以便在闩锁前消除闩锁电路中元件间的元件不匹配。
文档编号G11C11/409GK1690721SQ20041009701
公开日2005年11月2日 申请日期2004年12月8日 优先权日2004年4月23日
发明者洪俊雄, 罗思觉, 黄守伟 申请人:旺宏电子股份有限公司