专利名称：测试ram地址解码器的电阻性开路缺陷的制作方法
技术领域：
本发明涉及一种用于测试集成电路如半导体存储器地址解码器或随机逻辑电路的方法和设备，特别涉及用于在存在开路缺陷时测试这种电路的方法和设备。
背景技术：
电子电路以及特别是集成电路的系统化和自动化测试变得日益重要。每一代电路趋于包括更高的元件密度和增加数量的系统功能。独立的电路已经变得复杂到除了通过穷举性的和昂贵的测试以外不能检测和定位过程缺陷的程度。显然不希望消费者接受只是在操作使用期间暴露其隐藏缺陷的电路产品，由此例如表现为寿命支持系统或飞行器控制系统是不可靠的。因此，对于制造者和消费者最重要的是进行测试以便确保电路产品无缺陷地工作。
随机存取存储器(SRAM，DRAM)在微电子工业中占据战略性的位置。在很多方面，RAM测试不同于常规逻辑测试。RAM趋于是被制造的最大和最密集的电路，并且它们的小部件尺寸和庞大的芯片尺寸导致缺陷的巨大危险性的区域。高复杂性和缺陷灵敏度已经将RAM测试成本推到极点，并且已经有人提出了很多解决这个问题的方案。
随机存取存储器通常进行March(行进式)测试。在March测试中，独立的行进式元件穿过所有RAM地址并进行读和写操作的特殊组合。例如，典型的行进式元件首先读取每个RAM地址位置，然后写回希望的数据值的补码。总之，所有行进式元件应该覆盖给定RAM中的所有可能的故障。
将可能的故障编译成RAM故障模型之后，测试人员将研制测试算法以便覆盖它。由所有行进式元件对给定RAM地址进行的存储操作的总量确定测试算法的总体复杂性。行进式测试算法的复杂性相对于地址空间是线性的；因此，它们还被公知为线性算法。
通常情况下，有人已经建议RAM解码器缺陷可以被映射为RAM阵列故障并通过测试RAM阵列来测试，从而在过去已经假设了电路如地址解码器不需要特殊测试。然而，已经披露了有些开路缺陷可能发生在如不能通过行进式测试来测试的RAM地址解码器中。
开路缺陷或者固定型开路晶体管缺陷在CMOS电路中产生连续动作，并需要用于它们检测的两图形测试序列。RAM矩阵中的开路缺陷表现为单元读取失效、行/列读取失效、或者单元固定型(SA)故障，所有这些都是通过行进式测试不能检测的。但是，行进式测试不能检测如地址解码器等电路中的一类开路缺陷。
一般情况下，接触不良、较薄金属、较大数量的通孔、多断裂、器件的尺度以及制造工艺的复杂性增加都导致CMOS技术中的开路缺陷的数量增加。发生开路缺陷的概率随着从铝移动到较低技术(从CMOS12和以下)中的铜而进一步增加。
参见附图的图1，开路缺陷可以分为如下两类-门间缺陷，发生在地址解码器的不相同门之间并趋于引起固定或逻辑延迟动作；固定动作通常可以通过常规行进式测试来检测；然而，逻辑延迟动作则不能通过行进式测试来检测。
-门内缺陷，发生在地址解码器的不同门内部，并趋于产生连续的延迟动作；这些类型的缺陷不完全被传统的行进式测试覆盖，因此需要专门的多种测试图形序列。
在欧洲专利号EP-B-0738418中公开了一种测试存储器地址解码器的方法。在这篇文献中公开的方法包括将补码逻辑数据写到两个逻辑相邻行或列的两个各自的单元中。如果后来的读操作展示这两个单元中的数据是相同的，则表明解码器中的硬开路(hard-open)缺陷的存在和位置。更详细地说，在EP-B-0738418中公开的方法采用了系统化方案，其中将第一逻辑状态写到第一单元中，然后将与第一逻辑状态互补的第二逻辑状态写到第二单元中。如果解码装置正确地执行功能，在完成第二单元上进行的写操作的写操作之后读取第一单元将表示第一单元仍然处于第一逻辑状态。然而，如果第一单元转变方向而采取第二逻辑状态，则在第二单元的写操作期间重写第一单元，由此进行解码装置中的缺陷的检测和定位。
在EP-B-0738418中所述的测试方法可用于检测电阻性开路缺陷，该缺陷导致连续动作。然而，没有覆盖导致连续延迟动作的电阻性开路缺陷的种类，如在下面更详细地介绍的。
因此，行进式测试不覆盖门内电阻性开路缺陷，因为这种算法是以在增加和减少的地址顺序中产生地址为基础的。而且，通过线性算法不可能彻底地覆盖这种开路缺陷。门内开路缺陷需要使用特殊测试图形序列，这必须增加到行进式测试中，从而增加开路故障覆盖率。而且，仍然没有完全覆盖导致逻辑和连续延迟动作的电阻性开路缺陷。
参见图2a和2b，逻辑和连续延迟动作可以被分为“缓慢下降”动作(图2a)和“缓慢上升”动作(图2b)，在缓慢下降动作中，单元的逻辑状态随着时间变化从其最大值逐渐下降，而在缓慢上升动作中，随着时间变化而逐渐达到最大逻辑状态。
这些类型的缺陷导致明显的用户返回和可靠性问题。因而，我们已经设计了改进的设置。
发明内容
根据本发明的第一方案，提供一种测试电子电路的方法，所述电子电路包括用于接收逻辑数据的多个单元，该方法包括一系列连续的阶段，每个阶段包括一系列循环，如下-将第一逻辑状态写入所述多个单元的第一单元中；-将与所述第一逻辑状态互补的第二逻辑状态写入与所述第一单元在逻辑上相邻的第二单元中；和-在已经将所述第二逻辑状态写入所述第二单元之后，读取所述第一单元；其中每个所述循环作为时钟脉冲的结果而发生；该方法的特征在于设置时钟周期的步骤，使得在第一单元表示缓慢下降动作的情况中，在所述第一单元的逻辑状态已经下降到其最小值之前，将引起执行读取循环。
而且，根据本发明的第一方案，提供一种用于测试电子电路的设备，所述电子电路包括用于接收逻辑数据的多个单元，该设备包括用于执行连续阶段的装置，每个阶段包括一系列循环，如下-将第一逻辑状态写入所述多个单元的第一单元中；-将与所述第一逻辑状态互补的第二逻辑状态写入与所述第一单元在逻辑上相邻的第二单元中；和
-在已经将所述第二逻辑状态写入所述第二单元之后，读取所述第一单元；其中每个所述循环作为时钟脉冲的结果而发生；该设备的特征在于设置时钟周期的装置，使得在第一单元表示缓慢下降动作的情况中，在所述第一单元的逻辑状态已经下降到其最小值之前，将引起执行读取循环。
根据本发明的第二方案，提供一种用于测试电子电路的方法，所述电子电路包括用于接收逻辑数据的多个单元，该方法包括一系列连续的阶段，每个阶段包括一系列循环，如下-将第一逻辑状态写入所述多个单元的第一单元中；-将与所述第一逻辑状态互补的第二逻辑状态写入与所述第一单元在逻辑上相邻的第二单元中；和-在已经将所述第二逻辑状态写入所述第二单元之后，读取所述第一单元；其中每个所述循环作为时钟脉冲的结果而发生；该方法的特征在于设置所述时钟脉冲的宽度的步骤，使得在第一单元表示缓慢上升动作的情况中，在所述第一单元的逻辑状态已经上升到其最大值之前，将引起执行读取循环。
而且，根据本发明的第二方案，提供一种用于测试电子电路的设备，所述电子电路包括用于接收逻辑数据的多个单元，该设备包括用于执行连续阶段的装置，每个阶段包括一系列循环，如下-将第一逻辑状态写入所述多个单元的第一单元中；-将与所述第一逻辑状态互补的第二逻辑状态写入与所述第一单元在逻辑上相邻的第二单元中；和-在已经将所述第二逻辑状态写入所述第二单元之后，读取所述第一单元；其中每个所述循环作为时钟脉冲的结果而发生；该设备的特征在于设置所述时钟周期的宽度的装置，使得在第一单元表示缓慢上升动作的情况中，在所述第一单元的逻辑状态已经上升到其最大值之前，将引起执行读取循环。
仍然根据本发明，提供一种用于测试电子电路的方法，所述电子电路包括用于接收逻辑数据的多个单元，该方法包括一系列连续的阶段，每个阶段一系列循环，如下-将第一逻辑状态写入所述多个单元的第一单元中；-将与所述第一逻辑状态互补的第二逻辑状态写入与所述第一单元在逻辑上相邻的第二单元中；和-在已经将所述第二逻辑状态写入所述第二单元之后，读取所述第一单元；其中每个所述循环作为时钟脉冲的结果而发生；该方法的特征在于设置时钟周期的步骤，使得在所述第一单元表示缓慢下降动作的情况中，将在所述第一单元的逻辑状态已经下降到其最小值之前，将引起执行读取循环；并且设置所述时钟脉冲的宽度，使得在第一单元表示缓慢上升动作的情况中，在所述第一单元的逻辑状态已经上升到其最大值之前，将引起执行读取循环。
在本发明的一个实施例中，多个单元可以设置成多个行和多个列，并且电子电路可以包括可操作地接收地址的输入装置以及在输入装置与多个单元之间并且在地址的基础上可操作地进行单元寻址的解码装置，解码装置包括多个行解码器，其中该方法还通过使第一地址和第二地址代表相应的行而启动测试行解码器中的第一和第二个。
在另一替换典型实施例中，多个单元可以设置成多个行和多个列，并且电子电路可包括可操作地接收地址的输入装置以及在输入装置与多个单元之间并且在地址的基础上可操作地进行单元的寻址的解码装置，解码装置包括多个列解码器，其中该方法还通过使第一地址和第二地址代表相应的行而启动测试行解码器中的第一和第二个。本发明的这些和其它方案将从下面所述实施例中明显看出并参照所述实施例进行说明。
下面将通过举例并参照附图介绍本发明的实施例，其中图1是表示门间和门内开路缺陷的常规地址解码器的示意电路图；图2a是表示可由单元显示的正确动作(顶部)和缓慢下降动作(底部)的曲线图；
图2b是表示可由单元显示的正确动作(顶部)和缓慢上升动作(底部)的曲线图；图3是具有NMOS(a)和CMOS(b)五输入NAND门实现的典型地址解码器的示意电路图，其中“Phix”是时序(或时钟)信号，“A”表示地址位，“WL”表示字线；图4(a)和4(b)分别是表示根据现有技术和本发明典型实施例的缓慢下降动作和检测结果的示意曲线图；和图5(a)和5(b)分别是表示根据现有技术和本发明典型实施例的缓慢上升动作和检测结果的示意曲线图。
具体实施例方式
参见附图中的图3，其中示出了具有NMOS和CMOS逻辑实现的典型地址解码器。NMOS门采用耗尽模式NMOS负载晶体管和开关增强模式晶体管。相比之下，全静态CMOS逻辑门由等数量的增强模式PMOS和NMOS晶体管构成。
地址解码器根据输入地址选择字线。这要求地址解码器中的逻辑门输出只对于唯一的输入地址是有效的，并对于其余地址是无效的。例如，对于图3中的NAND门，只有在所有门的输入是高时，输出是有效的(逻辑0)，并在其余情况下是无效的(逻辑1)。
在NMOS技术中，当输入不能激活该门时，耗尽模式负载晶体管将输出上拉到无效状态。NMOS逻辑门的开关晶体管中的开路缺陷使该门在应该为有效时保持为无效。换言之，这种缺陷防止地址解码器访问被寻址的单元。另一方面，如果在负载晶体管中存在开路缺陷，则该逻辑门保持有效，导致多个访问故障。
地址解码器中的CMOS逻辑门利用相同方式到达有效状态。然而，它通过由输入地址选择的几个平行路径(取决于扇入)到达无效状态。通向有效的这些平行路径中的开路缺陷是特别重要的问题。
如上所述，常规行进式测试不能有效地检测所有开路电阻性缺陷。因此，可以给行进式测试增加附加的测试回路，如在EP-B-0738418中所述并在下面将更详细地说明。假设m是字线解码器的输入位数，字线的数量是2m。为了测试行解码逻辑，可以选择任何任意列地址进行读和写操作。为了测试难检测开路，顺序测试解码逻辑中的每个NAND门。对于每个NAND门，对应的字线将逻辑0写到被选单元中。然后改变字线地址，使得只有一个地址位变化。这允许NAND门中的特定p沟道晶体管禁用NAND门，然后将逻辑1写到新地址位置中。如果p沟道晶体管具有开路缺陷，则第一单元仍然是启用的，并且对第二单元执行的写操作也可以重写第一单元的内容。关于第一单元的后续读操作将检测读失效，因此，相应地检测开路缺陷。对NAND门的所有地址位和对所有NAND门重复执行这个程序。
然而，如上所述，即使这个附加测试也不是必须检测开路电阻性缺陷，这可能使字线呈现缓慢下降或缓慢上升动作。如图4(a)所示，字线WL2执行缓慢下降动作。因此，响应于时钟周期1，将逻辑0写入WL2中，以及响应于下一时钟周期2，将逻辑1写到字线WL0。尽管字线WL2执行缓慢下降动作，也能正确地执行在关于WL0的写操作之后执行的读操作，因为两个时钟周期之间的时间足以允许WL2的逻辑值下降到0。然而，根据本发明的第一方案，时钟周期被减少到一半左右(见图4(b))，当时钟周期2发生并且执行关于WL0的写操作时，在关于WL0的写操作开始时WL2仍然是启用的，这导致同时访问两个存储器位置，这是相对容易检测的情况。
参见附图的图5(a)，WL2显示缓慢上升动作。响应于时钟周期1，将逻辑1写到WL2，在时钟周期1的脉宽期间其逻辑状态缓慢地上升到其最大值。在完成时钟周期1时，WL2的逻辑状态已经上升到其最大值并长时间保持，从而不能检测缓慢上升动作。然而，根据本发明的第二方案，如果时钟周期的脉宽减少到一半左右(见图5(b))，则提供给WL2写操作的时间不足以允许WL2的缓慢上升逻辑状态上升，这导致在存储器输出上的固定0或1(取决于存储器设计)，这很容易检测。
一般情况下，占空比是时钟周期的50％。
为了检测缓慢上升电阻性开路缺陷，优选占空比在时钟周期的25％和50％之间，这意味着脉宽变得更小，从而便于缓慢上升检测。当占空比从50％减小到25％时，增加了用于缓慢上升延迟故障类型的故障覆盖率。
为了检测缓慢下降电阻性开路缺陷，优选占空比在时钟周期的50％和75％之间，这意味着脉宽变得更大(尽管图4(b)中没有具体地示出)，从而便于缓慢下降检测。当占空比从50％增加到75％时，缓慢下降延迟故障类型的故障覆盖率增加。
因此，本发明包括设置测试电路的时钟结构，以便提高电阻性开路故障覆盖率。该解决方案由为了覆盖引起缓慢下降动作的缺陷种类而减少时钟周期(相对于常规方法)、以及为了覆盖执行缓慢上升动作的缺陷种类而减小脉宽(也是相对于常规方法)构成。本发明增加了电阻性开路缺陷的检测，因此大大减小了用户返回。在本发明中，与常规方法相比，关于电阻性开路缺陷的缺陷覆盖率不仅取决于测试图形，而且取决于时钟结构。应该理解，尽管前面已经关于存储器地址解码器介绍了本发明的典型实施例，但是提出的方法和设备可用于测试很多不同类型的电子电路的开路电阻性缺陷，例如，用于测试随机逻辑电路。
前面仅仅已经通过举例形式介绍了本发明的实施例，但是本领域技术人员应该理解，在不脱离由所附权利要求书限定的本发明范围的情况下可以做出各种修改和改变。此外，应该理解，这里使用的术语“包括”不排除其他元件或步骤的存在，“一个”不排除多个，并且单一处理器或其它单元可执行权利要求中所述的几个装置的功能。
权利要求
1.一种用于测试电子电路的方法，所述电子电路包括用于接收逻辑数据的多个单元，该方法包括一系列连续的阶段，每个阶段包括一系列循环，如下-将第一逻辑状态写入所述多个单元的第一单元中；-将与所述第一逻辑状态互补的第二逻辑状态写入与所述第一单元在逻辑上相邻的第二单元中；和-在已经将所述第二逻辑状态写入所述第二单元之后，读取所述第一单元；其中每个所述循环作为时钟脉冲的结果而发生；该方法的特征在于设置时钟周期的步骤，使得在所述第一单元表示缓慢下降动作的情况中，在所述第一单元的逻辑状态已经下降到其最小值之前，将引起执行读取循环。
2.一种用于测试电子电路的方法，所述电子电路包括用于接收逻辑数据的多个单元，该方法包括一系列连续的阶段，每个阶段包括一系列循环，如下-将第一逻辑状态写入所述多个单元的第一单元中；-将与所述第一逻辑状态互补的第二逻辑状态写入与所述第一单元在逻辑上相邻的第二单元中；和-在已经将所述第二逻辑状态写入所述第二单元之后，读取所述第一单元；其中每个所述循环作为时钟脉冲的结果而发生；该方法的特征在于设置所述时钟脉冲的宽度的步骤，使得在第一单元表示缓慢上升动作的情况中，在所述第一单元的逻辑状态已经上升到其最大值之前，将引起执行读取循环。
3.一种用于测试电子电路的方法，所述电子电路包括用于接收逻辑数据的多个单元，该方法包括一系列连续的阶段，每个阶段包括一系列循环，如下-将第一逻辑状态写入所述多个单元的第一单元中；-将与所述第一逻辑状态互补的第二逻辑状态写入与所述第一单元在逻辑上相邻的第二单元中；和-在已经将所述第二逻辑状态写入所述第二单元之后，读取所述第一单元；其中每个所述循环作为时钟脉冲的结果而发生；该方法的特征在于设置时钟周期的步骤，使得在所述第一单元表示缓慢下降动作的情况中，在所述第一单元的逻辑状态已经下降到其最小值之前，将引起执行读取循环；以及设置所述时钟脉冲的宽度，使得在第一单元表示缓慢上升动作的情况中，在所述第一单元的逻辑状态已经上升到其最大值之前，将引起执行读取循环。
4.根据权利要求1-3中任一项的方法，其中多个单元设置成多个行和多个列，并且电子电路包括可操作地接收地址的输入装置以及在输入装置与多个单元之间并且在地址的基础上可操作地启动单元寻址的解码装置，解码装置包括多个行解码器，其中该方法还通过使第一地址和第二地址代表相应的行而启动测试行解码器中的第一和第二个。
5.根据权利要求1-3中任一项的方法，其中多个单元设置成多个行和多个列，并且电子电路包括可操作地接收地址的输入装置以及在输入装置与多个单元之间并且在地址的基础上可操作地启动单元寻址的解码装置，解码装置包括多个列解码器，其中该方法还通过使第一地址和第二地址代表相应的行而启动测试行解码器中的第一和第二个。
6.一种用于测试电子电路的设备，所述电子电路包括用于接收逻辑数据的多个单元，该设备包括用于执行连续阶段的装置，每个阶段包括一系列循环，如下-将第一逻辑状态写入所述多个单元的第一单元中；-将与所述第一逻辑状态互补的第二逻辑状态写入与所述第一单元在逻辑上相邻的第二单元中；和-在已经将所述第二逻辑状态写入所述第二单元之后，读取所述第一单元；其中每个所述循环作为时钟脉冲的结果而发生；该设备的特征在于用于设置时钟周期的装置，使得在第一单元表示缓慢下降动作的情况中，在所述第一单元的逻辑状态已经下降到其最小值之前，将引起执行读取循环。
7.一种用于测试电子电路的设备，所述电子电路包括用于接收逻辑数据的多个单元，该设备包括用于执行连续阶段的装置，每个阶段包括一系列循环，如下-将第一逻辑状态写入所述多个单元的第一单元中；-将与所述第一逻辑状态互补的第二逻辑状态写入与所述第一单元在逻辑上相邻的第二单元中；和-在已经将所述第二逻辑状态写入所述第二单元之后，读取所述第一单元；其中每个所述循环作为时钟脉冲的结果而发生；该设备的特征在于用于设置所述时钟周期的宽度的装置，使得在第一单元表示缓慢上升动作的情况中，在所述第一单元的逻辑状态已经上升到其最大值之前，将引起执行读取循环。
全文摘要
例如地址解码器的逻辑门和电压源之间的硬开路缺陷导致逻辑和连续的延迟动作，使存储器有条件地不可工作。本发明提供一种用于测试集成电路的这些缺陷类型的方法和设备，其中用互补的逻辑数据对逻辑上相邻的行或列的两个单元进行写操作。如果读操作表明两个单元中的数据是相同的，则表明了硬开路缺陷的存在和位置。读和写操作各作为时钟脉冲的结果而发生，并且该方法包括设置时钟周期的步骤，使得在所述第一单元表示缓慢下降动作的情况中，在所述第一单元的逻辑状态已经下降到其最小值之前，将引起执行读取循环；和/或设置所述时钟脉冲的宽度，使得在第一单元表示缓慢上升动作的情况中，在所述第一单元的逻辑状态已经上升到其最大值之前，将引起执行读取循环。
文档编号G11C29/02GK1791942SQ200480013812
公开日2006年6月21日 申请日期2004年5月14日 优先权日2003年5月22日
发明者M·阿兹曼, A·K·马希 申请人:皇家飞利浦电子股份有限公司