专利名称：冗余减轻电路的制作方法
技术领域：
本发明涉及一种冗余减轻(redundancy relieving)电路，该冗余减轻电路适合用于诸如动态随机访问存储(DRAM)之类的半导体存储器件之中，该冗余减轻电路甚至能够获得高频率的稳定操作。
背景技术：
半导体存储器件具有类网格式的配线结构，称为存储单元阵列，这种结构包括多条沿着水平方向延伸的字线和多条沿着垂直方向延伸的位线。存储元件分别被配备在字线和位线相交的点上。这些存储元件通过字线和位线加以操作。
一方面，当大容量的半导体存储器件被大批量生产时，难以制造这种半导体存储器件而不会在各条位线上出现故障，原因在于数目巨大的位线存在于所述半导体存储器件之内。因此，备用的位线被提前与其他位线相并联地放置着以便为在位线之中出现故障而做好准备。如果故障出现在一条位线上，那么就要采用停用那条导致所述故障的位线而代替使用备用位线的方式来改变电路。预先截断在所述电路所布置的熔丝就执行了这样的一种电路改变。因此，就防止生产这种半导体存储器件的产量的下降。这已经在专利文件1(日本未审查的专利公开号2000-48589)中有所描述。
置于半导体存储器件之内的位线的数目随着半导体存储器件的容量的渐增而日益迅速地增加着或增大着。随其增加，对应于各条位线的熔丝数目也在增加。因为与通常的配线相比，这些熔丝的电阻是高的，所以与数目巨大的熔丝串联连接的配线的电阻也会增加。因此，输入到这种配线的信号就被立即传输。从而，所出现的问题在于对高频操作的适应就变得困难了。
发明内容
鉴于上述缺陷，产生了本发明。因此，本发明的一个目的是提供一种适应于高频操作的冗余减轻电路。
根据本发明的一个方面，为了达到上述目的，提供了一种冗余减轻电路，所述冗余减轻包括阵列选择电路、地址译码电路以及位线选择电路，其中所述阵列选择电路包括第一和第二反相器、第一和第二晶体管、多个冗余减轻熔丝和截止熔丝(cutoff fuse)，其中第一和第二晶体管相互之间并联连接并且分别包括一个主电极，所有主电极均连接到一个电源端子，其中每个第一反相器都包括一个连接到第二晶体管的另一个主电极上的输入端子和一个连接到第二晶体管的控制电极上的输出端子，其中每个第二反相器均包括一个连接到第一晶体管的控制电极上的输入端子和一个连接到第一晶体管的另一个主电极上的输出端子，其中所述多个冗余减轻熔丝被分别串联地安置在所述第二反相器的输出端子和所述第一晶体管的另一主电极之间，所述截止熔丝之中的每一个被安置在所述第二反相器的输出端子和所述第一晶体管的另一主电极之间，并且与所述冗余减轻熔丝相并联，其中所述地址译码电路具有地址译码器，所述地址译码电路响应于所述阵列选择电路之中的冗余减轻熔丝之间的电压而选择性地把从所述地址译码器发送的信号输出到所述位线选择电路。
根据本发明的另一个方面，为了达到上述目的，提供了一种冗余减轻电路，包括阵列选择电路、地址译码电路和位线选择电路，其中所述阵列选择电路包括第一、第二和第三反相器、第一和第二晶体管、多个冗余减轻熔丝和截止熔丝，其中第一和第二晶体管相互之间并联连接，并且分别包括一个主电极，所有主电极均连接到电源端子上，其中每个第一反相器包括一个连接到第二晶体管的另一个主电极上的输入端子和一个连接到第二晶体管的控制电极上的输出端子，其中每个第二反相器包括一个连接到第一晶体管的控制电极上的输入端子和一个连接到第一晶体管的另一个主电极上的输出端子，其中每个第三反相器包括一个连接到第一晶体管的控制电极的输入端子和通过相应的截止熔丝连接到第一晶体管的另一个主电极上的输出端子，其中所述多个冗余减轻熔丝分别被串联地放置在第二反相器的输出端子和第一晶体管的另一个主电极之间，其中所述地址译码电路具有地址译码器，并且其中所述地址译码电路响应于在所述阵列选择电路中的冗余减轻熔丝之间的电压来选择性地把从所述地址译码器所发出的信号输出到所述位线选择电路。
因为另一个配线被与每条具有上述的熔丝的配线并联地安置了，所以本发明几乎不会受到由于熔丝的增加而导致的配线电阻的增加的影响。因而，本发明甚至能够被容易地加以适配以便适应高频的操作。
尽管本说明书以权利要求作出结论，这些权利要求特别地指出并且明显不同地要求保护被视为本发明的主体，但是可以相信，本发明、本发明的目的和特征以及进一步的特征及其特征和优点通过结合如下附图所给出的下列描述将能够得到更好的理解，在附图中图1是展示了本发明的基本的冗余减轻电路的电路图；图2是本发明的冗余减轻电路在没有冗余减轻时所进行操作的时序图；图3是描绘了本发明的基本冗余减轻电路在冗余减轻时所进行的操作的时序图；图4是展示本发明第一实施例的电路图；图5是展示本发明的第二实施例的电路图；以及图6是展示位线和存储单元阵列之间的关系的图。
具体实施例方式
本发明的优选实施例在以下将参考附图给出详细的描述。
本发明基本电路的详细描述图1是展示本发明的基本冗余减轻电路的电路图。图6是展示与其相对应的冗余减轻电路相连接的存储单元阵列(或多个阵列)的图。在描述本发明的各实施例之前，对于本发明的基本冗余减轻电路，将首先参考图1和图6给出详细的解释和说明。
本发明的基本冗余减轻电路包括一个阵列选择电路、一个地址译码电路以及一个位线选择电路。顺便说明一下，为了简化解释起见，假设位线数目是3，并且提供了一条不同于上述三条位线的单条备用位线。
所述阵列选择电路是这样的一个电路，该电路操作包括多条字线和多条位线的阵列，这些字线和位线已经在图6中公开了。
所述阵列选择电路包括P型晶体管(PTr)000和010，均对应于第一晶体管；晶体管PTr 001和011，均对应于第二晶体管；第二反相器003和013；冗余减轻熔丝(FUSE)00-02以及10-12；以及与非电路(NAND)10-12。
在PTr 000和001以及PTr 010和011中，它们的一个主电极相互连接并且它们的另一个主电极也相互连接，此外。所述一个主电极中的任何一个都连接到一个电源端子VDD。分别地，反相器002被连接到PTr 001，反相器012被连接到PTr 011。这两个反相器的输入端子都连接到它们相应的另一主电极，它们的输出端子被连接到它们相应的控制电极。另一方面，分别地，反相器003连接到PTr 000，反相器013连接到PTr 010。这两个反相器的输入端子连接到它们相应的控制电极，它们的输出端子连接到它们相应的另一主电极。
接着，FUSE 00-02和FUSE 10-12分别被串联地连接在反相器003的输出端子和PTr 000的另一个主电极之间以及反相器013的输出端子和PTr 010的另一个主电极之间。NAND 10-12分别具有两个输入端子。NAND 10的一个输入端子被直接连接到FUSE 00和FUSE 01，它的另一个输入端子被直接地连接到FUSE 10和FUSE 11。即使是在NAND11和12的情况下，也采用与对NAND 10相似的方式，把其两个输入端子直接地连接到它们相对应的FUSE上。
也就是说，所述阵列选择电路具有由两个类似的电路所组成的结构。
在另一方面，所述地址译码电路是这样一个电路，所述电路接收信号(地址译码信号)，该信号指定在该电路中的每个阵列中相对应的位线，并且所述电路把所述信号发送到所指定的位线。
所述地址译码电路包括预译码信号线0-M、地址译码器0-2、反相器0-5、传输门(transfer gate)0-5、PTr 0、2、4和6(每个PTr对应于第三晶体管)以及PTr 1、3、5和7(每个PTr对应于第四晶体管)。
反相器0的输入端子连接到NAND 10的它对应的输出端子上。
反相器3的输入端子连接到反相器0的输出端子、传输门0的P型控制电极、传输门1的N型控制电极以及PTr 2的控制电极。反相器3的输出端子连接到传输门0的N型控制电极、传输门1的P型控制电极以及PTr 1的控制电极。
传输门0和1、2和3以及4和5分别按照两两成对地加以配置。传输门0的一个主电极被连接到下一个要加以描述的列选择电路的反相器6的输入端子上，而它的另一个主电极被连接到传输们1的一个主电极上。再者，传输门1的另一个主电极被连接到所述列选择电路的反相器7的输入端子上上。
地址译码器0是一个NAND，该NAND具有M个输入端子。地址译码器0的输出端子被连接到传输门0的另一个主电极和传输门1的一个主电极。各个输入端子被连接到它们相对应的预译码信号线0-M。PTr0的控制电极被连接到接地端子VSS。PTr 1的一个主电极被连接到电源端子VDD。PTr 0的一个主电极和PTr 1的另一个主电极相互连接。PTr 0的另一个主电极被连接到列选择电路的反相器6的输入端子。
以上已经描述了传输门0和1、反相器0、3、6和7、地址译码器0和PTr 0-2之间的连接关系。以上还类似地描述了传输门2和3、反相器1、4、7和8、地址译码器1和PTr 2-4之间的连接关系。此外，上面还类似地描述了传输门4和5、反相器2、5、8和9、地址译码器2和PTr 4-6之间的连接关系。然而，PTr 2和4的控制端子被连接到它们相对应的反相器3和4的输入端子。分别地，PTr 7的一个主电极被连接到电源端子VDD，它的另一个主电极被连接到PTr 6的一个主电极，并且它的控制端子被连接到接地端子VSS。
所述列选择电路是一个这样的电路，该电路用于响应于从所述地址译码电路所递送的信号而激活一个特定的位线。
所述列选择电路包括反相器6-9、列驱动器线YCLK以及列驱动器0-3。
列驱动器0被输入了来自列驱动器线YCLK和反相器6的输出。此外，列驱动器0把一个列选择信号输出到在图1和6中所示出的相对应的位线0。上面还相似地描述了列驱动器1-3和反相器7-9之间的连接关系。
位线0-3对于阵列0和1是公用的，并且被安置成延伸通过阵列0和1。
图2是展示对常规的冗余减轻电路进行操作的时序图。对常规的冗余减轻电路所进行的操作将使用图1、2和6加以解释说明。以下将给出一个例子的描述，在该例子中阵列0被激活，其中在位线没有出现任何问题或者故障并且不使用任何备用位线。
在初始状态，阵列选择地址信号0和1都处于L电平。首先阵列选择地址信号0被拉到H电平，该H电平被输入到PTr 000的控制电极和反相器003的输入端子。在这样做的过程中，PTr 000被转为OFF状态，使得L电平被从反相器003输出。从反相器003所输出的L电平经由FUSE 00-02传输到从其输出H电平的反相器002，使得PTr 001还被转为OFF状态。因此，从电源端子VDD供应H电平就被截止，并且由此，FUSE 00-02的所有电压响应于从反相器003输出的L电平均变为L电平。因而，NAND 10-12的一个输入端子变为L电平，NAND 10-12的输出H电平。
响应于从NAND 10产生的H电平输出，反相器0输出一个L电平。此外，反相器3响应于从反相器0产生的L电平输出而输出一个H电平。然后，响应于分别从反相器0和3输出的电压，传输门0被转为ON状态，并且传输门1被转为OFF状态。也就是说，从所述相对应的地址译码器所产生的信号并不被输出到反相器7，但是被带入一个正被输出到反相器6的状态。
尽管在初始状态，地址译码器0正在输出H电平，但是地址译码器0响应于从所述预译码信号线0-M所递送的信号输出一个L电平。所述L电平由传输门1截止，并且所述L电平通过传输门0，然后被供应到反相器6。在这样做的过程中，反相器6输出一个H电平。
从反相器6输出的H电平以及列驱动器线YCLK的H电平信号被供应到列驱动器0，使得列驱动器0把一个列选择信号输出到它的相对应的位线0。
顺便说明一下，尽管在上面仅仅对连接到NAND 10的列选择电路和地址译码电路的操作进行了描述，但是连接到NAND 11和12中的每一个的列选择电路和地址译码电路也是采用类似的方式而加以操作的。因而，从地址译码器1输出的L电平信号通过反相器7被供应到列驱动器1，而从地址译码器2输出的L电平信号通过反相器8被供应到列驱动器2。
下面将描述一个例子，在该例子中，在阵列0中的位线1中已经出现的故障。
当在阵列0中的位线1上出现故障之时，FUSE 01被截断，并且备用位线3被使用。
在初始状态，阵列选择地址信号0和1都处于L电平。首先，阵列选择地址信号0被拉至H电平，该H电平接着又被输入到PTr 000的控制电极和反相器003的输入端子。在这样做的过程中，PTr 000被转为OFF状态，使得一个L电平被从反相器003输出。然而，因为FUSE 01已经被截断，所以从反相器002输出的L电平就不被在FUSE 01传输。因而，因为反相器002的输入保持在H电平，所以反相器002的输出变为L电平并且PTr 001保持在ON。因此，从接地端子VDD供应H电平就不被截止，并且响应于从反相器003输出的L电平而达到L电平的相对应的FUSE，只会导致FUSE 00。因为NAND 10的一个输入端子采用与FUSE不被截断的例子相似的方式转为L电平，所以NAND 10的输出达到H电平。因而，对连接到NAND 10的列选择电路和地址译码电路的操作采用与在FUSE 01不被截断的例子相似的方式保持不变。然而，因为NAND 11的两个输入端子都是H电平，所以就从NAND11输出一个L电平。
反相器1响应于从NAND 11产生的L电平输出而输出一个H电平。此外，反相器4响应于从反相器1发送出的H电平而输出一个L电平。还有，响应于分别从反相器1和4输出的电压，传输门2被转为OFF状态并且传输门3被转为ON状态。也就是说，从所述相应的地址译码器产生的信号不被输出到反相器7，但是却被带入一个正在被输出到反相器8的状态之中。
尽管在初始状态，地址译码器1正在输出H电平，但是响应于从所述预译码信号线0-M所递送的信号，地址译码器1输出一个L电平。所述L电平由传输门2加以截止，并且所述L电平通过传输门3，接着被供应到反相器8。在这样做的过程中，反相器8输出一个H电平。
从反相器8所输出的H电平与列驱动器线YCLK的H电平信号一起被供应到列驱动器2，使得列驱动器2把一个列选择信号输出到它的相对应的位线2。
在另一方面，从反相器0所输出的L电平被输入到PTr 2的控制电极，以使得PTr 2被转为ON状态。从反相器4所输出的L电平也被输出到它的相对应的PTr 3的控制端子，以使得PTr 3被转为ON状态。相应地，所述H电平被从电源端子VDD输入到反相器7，一个L电平信号被从反相器7输入到列译码器1。因而，即使所述列驱动器线YCLK变为H电平，列驱动器1也不会输出列选择信号。
因为连接到NAND 12的列选择电路和地址译码电路是采用相似的方式操作的，所以从地址译码器2输出的L电平信号经由反相器9而供应到列驱动器3。
尽管已经在上面描述了在其中操作阵列0的例子，但是阵列选择地址信号1可以在阵列1被操作时加以激活。因为FUSE 10-12分别都处于非截断状态，所以阵列10可以在非冗余减轻的状态下加以激活，而不管FUSE 00-02是否被截断。当在阵列1中出现故障之时，FUSE10-12中的任何一个被截断。也就是说，根据出现故障的阵列而要加以截断的相对应的FUSE被选择并且根据要加以激活的阵列而激活的相对应的阵列选择地址信号被选择，由此使得有可能执行对应于出现故障的阵列的冗余减轻。
第一优选实施例图4是展示本发明的第一实施例的电路图。对于本发明的第一实施例，将使用图4加以解释说明。
第一实施例在电路配置上基本上与本发明的基本电路相同。在本发明的基本电路中，反相器003的输出端子和PTr 000的另一个主电极经由FUSE 00-02相互连接。相反，在本发明的第一实施例中，反相器003的输出端子和PTr 000的另一个主电极经由截止熔丝(FUSE)R0相互连接。FUSE 00-02和FUSE R0以并联连接关系而布置。
类似地，反相器013的输出端子和PTr 010的另一个主电极不仅经由FUSE 10-12而且经由截止FUSE R1相互连接。不用说，FUSE 10-12和FUSE R1被以并联连接的关系布置。
下面，对于第一实施例的操作将使用图4来加以解释说明。
在每条位线上都没有出现任何故障并且不使用备用位线3之时对第一实施例的操作，基本上对常规电路的操作完全相同。首先，阵列选择地址信号0被拉到H电平。在这样做的过程中，PTr 000被转为OFF状态，以使得一个L电平被从反相器003输出。因此，一个H电平被从反相器002输出，以使得PTr 001也被转为OFF状态。相应地，从VDD提供H电平就被截止，以使得FUSE 00-02的所有电压，响应于从反相器003所输出的L电平而变为L电平然而，在第一实施例中，反相器003的输出端子和PTr 000的另一个主电极经由截止FUSE R0相互连接。因为在安置有FUSE R0的配线之中仅仅存在一个FUSE，所以该配线的电阻就很低。因而，从反相器003输出的L电平就被迅速地传输到反相器002，而几乎不受该配线电阻的影响。
后续的操作与常规电路完全相同。因为NAND 10-12的一个输入端子响应于从反相器003所输出的L电平而变为L电平，所以NAND 10-12的输出变为H电平。
下面将描述一个例子，在该例子中，因为已经在阵列0的位线1中出现了故障，所以FUSE 01就被截断并且使用了备用位线3。
当在阵列C的位线1中出现了故障之时，FUSE 01就采用与对常规电路相似的方式被截断了。然而，在本发明的第一实施例，甚至FUSER0也要被进一步截断。因此，从反相器003所输出的信号在FUSE 01上不被传送。后续的操作与对本发明的基本电路相似。
在以上所述的本发明的第一实施例，低电阻的配线已经与具有冗余减轻熔丝的每条配线并联地连接了。因此，反相器003和013的输出立即就被传输到它们相对应的配线。因而，有可能获得一种冗余减轻电路，该冗余减轻电路甚至可适应于高频操作的情况。
第二优选实施例图5是展示本发明的第二实施例的电路图。对于本发明的第二实施例将使用图5加以解释说明。
第二实施例在电路配置上基本上与本发明的基本电路完全相同。第二实施例不同于本发明的基本电路之处在于，新提供了反相器004和截止熔丝(FUSE)R0，PTr 000的控制端子被连接到反相器004的输入端子，并且反相器004的输出端子通过FUSE R0被连接到PTr 000的另一个主电极。
此外，第二实施例还新提供了一个反相器014和FUSE R1。PTr 010的控制端子被连接到反相器014的输入端子，并且反相器014的输出端子通过FUSE R1被连接到PTr 010的另一个主电极。
下面，对于第二实施例的操作将使用图5加以描述。
首先，在每条位线都不出现故障并且不使用任何备用位线3之时对第二实施例进行的操作，基本上对常规电路的操作完全相同。阵列选择地址信号0首先被拉到H电平。在这样做的过程中，PTr 000被转为OFF状态，以使得一个L电平被从反相器003输出。因此，一个H电平被从反相器002输出，以使得PTr 001也被转为OFF。相应地，从VDD供应H电平被截止了，以使得FUSE 00-02的所有电压响应于从反相器003输出的电平而变为L电平。
然而，在第二实施例中，反相器003的输入端子和PTr 000的另一个主电极经由反相器004和FUSE R0相互连接。因为在经由反相器004和FUSE R0而延伸到PTr 000的配线中仅仅存在一个FUSE，所以该配线的电阻很小。因而，从反相器004所输出的L电平立即就被传输到反相器002，而在把从反相器003输出的L电平传输到反相器002之前几乎不会受到该配线电阻的任何影响。
后续操作与对常规电路完全相同。因为NAND 10-12的一个输入端子响应于从反相器003和004输出的L电平而变为L电平，所以从NAND10-12所产生的输出变为H电平。
下面描述一个例子，在该例子中，因为已经在阵列0中的位线1中已经出现了故障，所以FUSE 01被截断并且使用了备用位线3。
当在阵列0中的位线1中发生了故障使，对于FUSE 01就采用与对常规电路相似的方式加以截断。然而，在本发明的第二实施例中，甚至FUSE R0也被截断。因此，来自反相器003的输出不被在FUSE 01上传送，并且同时，来自反相器004的输出在FUSE R0也不被传送。后续的操作与本发明的基本电路相似。
如上所述，本发明的第二实施例带来了与第一实施例相似的效果。因为不需要像在第一实施例中一样，要把具有截止熔丝的配线与具有冗余减轻熔丝的配线并联地安置，所以就能够减小该电路的面积。
尽管已经参考说明性的实施例描述了本发明，但是这样的说明目的并是想让本发明从限制的意义上来加以理解。对于本领域技术人员而言，通过参考在此所做的描述，各说明性实施例的各种修改以及本发明的其他实施例将是显而易见的。因此，可以想到是，所附的权利要求将涵盖落在本发明的实际范围之内的任何这种修改或者实施例。
权利要求
1.一种冗余减轻电路，包括阵列选择电路；地址译码电路；和位线选择电路；其中所述阵列选择电路包括第一和第二反相器、第一和第二晶体管、多个冗余减轻熔丝和截止熔丝，其中第一和第二晶体管分别包括相互连接的一个主电极和另一个主电极，所述一个主电极中的任何一个被连接到电源端子，其中每个第一反相器都包括连接到第二晶体管的另一个主电极的输入端子和连接到第二晶体管的控制电极的输出端子，其中每个第二反相器包括连接到第一晶体管的控制电极的输入端子和连接到第一晶体管的另一个主电极的输出端子，其中所述多个冗余减轻熔丝被分别串联地安置在所述第二反相器的输出端子和所述第一晶体管的另一主电极之间，其中每个所述截止熔丝被安置在所述第二反相器的输出端子和所述第一晶体管的另一主电极之间，并且与所述冗余减轻熔丝相并联，其中所述地址译码电路具有地址译码器，以及其中所述地址译码电路响应于所述阵列选择电路之中的冗余减轻熔丝之间的电压而选择性地把从所述地址译码器发送的信号输出到所述位线选择电路。
2.如权利要求1所述的冗余减轻电路，其中所述阵列选择电路以多种形式提供，并且所述地址译码电路分别从所述多个阵列选择电路接收电压。
3.如权利要求2所述的冗余减轻电路，其中所述地址译码电路分别通过NAND电路从所述多个阵列选择电路接收电压。
4.如权利要求1所述的冗余减轻电路，还包括相应的两个传输门，其中所述传输门按照从来自所述阵列选择电路的电压加以操作，以便选择性地把从所述地址译码器输出的信号输出到所述位线选择电路。
5.如权利要求1所述的冗余减轻电路，还包括第三和第四晶体管，其中所述第三和第四晶体管相互串联地连接，其中所述第四晶体管的一个主电极被连接到所述电源端子，其中所述第三晶体管的一个主电极分别地被连接到所述第四晶体管的另一个主电极，并且它的另一个主电极被连接到所述位线选择电路，以及其中所述电源端子的电压根据所述冗余减轻熔丝和截止熔丝的截断被输出到所述位线选择电路。
6.一种冗余减轻电路，包括阵列选择电路；地址译码电路；以及位线选择电路，其中所述阵列选择电路包括第一、第二和第三反相器、第一和第二晶体管、多个冗余减轻熔丝和截止熔丝，其中第一和第二晶体管分别包括相互连接的一个主电极和另一个主电极，所述一个主电极中的任何一个均连接到电源端子，其中每个第一反相器包括连接到第二晶体管的另一个主电极的输入端子和连接到第二晶体管的控制电极的输出端子，其中每个第二反相器包括连接到第一晶体管的控制电极的输入端子和连接到第一晶体管的另一个主电极的输出端子，其中每个第三反相器包括连接到第一晶体管的控制电极的输入端子和通过相应的截止熔丝连接到第一晶体管的另一个主电极的输出端子，其中所述多个冗余减轻熔丝分别被串联地放置在第二反相器的输出端子和第一晶体管的另一个主电极之间，其中所述地址译码电路具有地址译码器，以及其中所述所述地址译码电路响应于在所述阵列选择电路中的冗余减轻熔丝之间的电压来选择性地把从所述地址译码器所发出的信号输出到所述位线选择电路。
7.如权利要求6所述的冗余减轻电路，其中所述阵列选择电路被以多种形式提供，并且所述地址译码电路分别从多个阵列选择电路接收电压。
8.如权利要求7所述的冗余减轻电路，其中所述地址译码电路分别通过NAND电路从所述多个阵列选择电路接收电压。
9.如权利要求6所述的冗余减轻电路，还包括相应的两个传输门，其中所述传输门按照从来自所述阵列选择电路的电压加以操作，以便选择性地把从所述地址译码器输出的信号输出到所述位线选择电路。
10.如权利要求6所述的冗余减轻电路，还包括第三和第四晶体管，其中所述第三和第四晶体管相互串联地连接，其中所述第四晶体管的一个主电极被连接到所述电源端子，其中所述第三晶体管的一个主电极分别地被连接到所述第四晶体管的另一个主电极，并且它的另一个主电极被连接到所述位线选择电路，以及其中所述电源端子的电压根据所述冗余减轻熔丝和截止熔丝的截断被输出到所述位线选择电路。
全文摘要
本发明的目的在于使得一种冗余减轻电路能够被适配成适应于高频操作，均具有熔丝的配线被安置成与用于确定从开关激活电路输出的信号的配线相并联。
文档编号G11C11/401GK1652250SQ20051000790
公开日2005年8月10日 申请日期2005年2月5日 优先权日2004年2月5日
发明者冈丰 申请人:冲电气工业株式会社