专利名称：自适应均衡设备和方法
技术领域：
本发明涉及一种在光或磁记录器中所使用的通过一种PRML(部分响应最大似然)技术来均衡波形的自适应均衡设备和方法，PRML技术是部分响应均衡和最大似然解码诸如维特比解码、FDTS(固定延迟树搜索)等等的结合。
背景技术：
在使用一种超密记录类型光盘诸如最近开发的蓝光光盘(商标名)的记录器中，其播放系统被认为是一种横向滤波器，以通过PRML技术均衡波形，PRML技术是利用在所述横向滤波器中将会发生的符号间干扰的部分响应均衡(下称为“PR均衡”)和最大似然二值化诸如能够防止任何随机噪声引起的信噪比(S/N比)的降低的维特比解码、FDTS(固定延迟树搜索)等等的结合。
而且，众所周知一种能够高性能解码甚至是包括非线性诸如不对称等的输入波形的自适应维特比解码(如在日本专利申请公开1998年第261273号，以下将称之为“专利文献1”，以及Naoki Ide的“在光记录媒体中的自适应部分响应最大似然检测”(“Adaptive Partial-Response Maximum-Likelihood Detection in Optical RecordingMedia”)，ISOM2002。
另外，为了均衡和解码读信号，众所周知通过一个非线性模型来使输入波形自身非线性均衡，然后在下游级中解码该读信号。
如果施加给通常线性自适应均衡器的信号包括一个非线性分量诸如在其幅度上垂直不对称，那么理论上讲是难以使输入信号有任何维纳最佳自适应均衡的，并且在线性自适应均衡器输出的波形中将会存在非线性均衡误差。公知能够假定所述非线性分量能够通过理想的线性信号展开为Volterra级数，通过自适应均衡Volterra滤波器能够由非线性均衡误差形成近似自适应均衡，该滤波器的非线性均衡误差的阶次对应于非线性均衡误差的非线性阶次的量级(如Mathews，V.J的“自适应多项式滤波器”(“Adaptive Polynomial Filters”)，IEEE信号处理杂志，第8卷，第3期，1991年7月，第10-26页)。
已经指出尤其是在光记录中，将被记录的信号包括非线性分量，并且为了改进特性已经研究了各种信号处理技术。在日本专利申请公开第2001-525101号所公开的信号处理方法中，通过自适应均衡Volterra滤波器从来自光盘的读信号中消除非线性分量，然后，将消除非线性失真所产生的波形信号提供给维特比解码器，并且实现了改善的误码率，同时还通过发明检测器设计减少了计算规模。
但是，在PR均衡由输入波形构成的情况下，其中输入波形包括的需要用于该PR均衡的频率分量不足或没有，因此将会产生一个由任何方式都不能均衡的频域。这种误差将作为一种非常依赖于输入数据模式的均衡误差而存在，并使解码器性能恶化到相当的程度，以及导致比特误码率(bER)的劣化。
而且在通过所述PRML技术的波形均衡中，包括在将要被均衡的信号波形前沿之前的ISI(符号间干扰)(下称为“前沿ISI”)，即包括在前沿之前的干扰波形，必须通过PR均衡滤波器予以消除。也就是说，由于不能够预测数字信号处理所基于的任何未来的数据，通过维特比解码和FDTS不能够消除由于前沿ISI引起的波形失真。
再者，在最近已被投入实际使用的蓝光光盘所代表的高密光记录器中，读信号的非线性信号分量的失真，诸如垂直不对称，已变成了对自适应均衡器的工作具有不可忽视的影响。
这里将会通过实例的方式说明通过针对任意目标的传统线性自适应均衡器PR均衡包括非对称的信号。例如，在使用为一种典型自适应均衡算法的LMS算法的情况下，输入信号将包括垂直不对称，尽管作为自适应均衡目标的临时判断是垂直对称的线性数据序列。在这种情况下，将有可能运行该LMS算法以仅仅根据其数学性质来最小化MSE(均方差)，作为临时判断和自适应均衡器输出之间的差值，并相应地输出一个具有与PR均衡目标的巨大差值的信号，通常这是自适应均衡器的目的所在。
而且，旨在利用线性信号来提供用于数据的检测器，其中已经研究和实施过各种有效的数据处理技术，如果所提供信号仍包括非线性均衡误差，该检测器则难以最好地工作。另外，众所周知在其中将仍包括非线性均衡误差的信号提供给维特比解码器所代表的旨在用于各种类型PR均衡的最大似然解码器的情况下，各种被检测信号幅度的平均值将不同于通常在理想情况下的输入理想线性信号的幅度，这将会产生似然计算的误差并且对判断的结果产生不利的影响。
另一方面，在包括垂直不对称的信号将被提供给用于自适应均衡的最大似然解码器的情况下，后者应该是一个自适应维特比解码器，它能够像上述专利文献1中所建议的那样自适应地改变检测器的参考幅度电平以提高解码的性能，并且提高到一定程度。在这种情况下，但是，由于上和下信号幅度电平的绝对值相互不同，因此不能均匀地分配量化比特宽度以实现一个电路。众所周知不能忽视量化误差并且最大似然解码器不能正常工作，除非将该电路设计成比用于解码器的必要和充足的量化比特宽度具有较大的量化比特宽度，该解码器被优化用于通常为线性的输入信号。
发明内容
为了克服现有技术中存在的上述缺陷，期望提供一种自适应均衡设备和方法，其中组合采用PR均衡和最大似然解码，并且能够确实地消除前沿ISI，以及使用最大似然解码和考虑到输入波形不对称的解码结果能够最佳地均衡输入波形。
通过提供一种自适应均衡设备能够实现上述目的，该均衡设备对来自记录或传输媒体的读信号进行部分响应均衡和最大似然解码以产生二进制信号，根据本发明该设备包括滤波所述读信号的前馈滤波器；前馈滤波器控制装置，用于控制前馈滤波器的抽头系数；最大似然解码装置，用于对前馈滤波器所滤波的信号进行最大似然解码以产生所述二进制信号；滤波最大似然解码装置所提供的二进制信号的反馈滤波器；反馈滤波器控制装置，用于控制反馈滤波器的抽头系数；延迟装置，用于通过最大似然解码装置的一个处理时间延迟前馈滤波器所滤波的信号；和减法装置，用于从上述延迟装置提供的信号中减去反馈滤波器所提供的信号，反馈滤波器控制装置根据最大似然解码所产生的二进制信号控制所述抽头系数，以在二进制信号前沿之后产生部分响应的失真，以及在后沿之后产生ISI(符号间干扰)响应；前馈滤波器控制装置控制用于从减法装置提供的将是部分响应的信号的抽头系数；以及前馈滤波器是一个非线性滤波器。
而且通过提供一种自适应均衡方法能够实现上述目的，该方法对来自记录或传输媒体的读信号进行部分响应均衡和最大似然解码以产生二进制信号，根据本发明该方法包括以下步骤根据前一均衡的结果，在二进制信号的前沿之后产生部分响应的失真，以及在后沿之后产生ISI(符号间干扰)响应；当把二进制信号前沿之后的部分响应失真和后沿之后的ISI响应相加在一起时，通过一个非线性滤波器滤波该读信号，其中已将该滤波器的抽头系数调整到一个响应特性，该响应特性将会是一个部分响应；和对该非线性滤波器所滤波的信号进行最大似然解码以产生二进制信号。
在根据本发明的上述自适应均衡设备和方法中，在最大似然解码装置之前提供前馈滤波器，根据通过最大似然解码所述读信号产生的二进制信号，以在前沿之后产生部分响应的失真，以及在后沿之后产生ISI(符号间干扰)响应，从前馈滤波器的输出中减去该失真和后沿ISI响应，控制前馈滤波器的抽头系数以用于将是部分响应的相减信号。进一步，该前馈滤波器是一个非线性滤波器，诸如例如，高阶自适应均衡Volterra滤波器。
因此，根据本发明的自适应均衡设备和方法通过利用作为部分响应及其失真的ISI第一部分而不考虑的接下来的后沿ISI进行自适应均衡，并补偿输入波形所丢失的频率部分，从而能够使解码误码率更低。
而且，由于将所述高阶自适应均衡Volterra滤波器用作所述前馈滤波器，因此使用它来消除非线性失真以借此近似地线性化输出，根据本发明的自适应均衡设备和方法能够使一个下游信号处理器以和信号处理器处理线性信号一样高的性能来工作。
而且，在根据本发明的自适应均衡设备和方法中，由于使用反馈滤波器以根据最大似然解码所产生的二进制信号，在前沿之后产生部分响应的失真，以及在后沿之后产生ISI响应，使用PR失真和ISI响应的结果来检测误差，从而误差检测的结果将会较少受到所述失真和ISI的影响。而且，在最大似然解码所产生的二进制信号用于误差检测的计算时，该二进制信号误码率高，所述自适应均衡器将提供包括许多误差检测错误结果的输出。但是，使用根据本发明的自适应均衡器所提供的二进制信号用于误差检测的计算，该自适应均衡器将能够提供较少受到失真和ISI影响的、并包括误差检测的正确结果的输出。
从以下结合附图对本发明的优选实施例的详细描述，本发明的这些目的和其他目的、特征和优点将变得更加显而易见。
图1是根据本发明的用于光或磁盘的记录器/播放器基本结构的方框图；图2是根据本发明的自适应均衡器的方框图；图3示出了图2中所示的FF滤波器的输入波形的一个实例；图4示出了在图2所示的FF滤波器中所提供的线性均衡滤波器结构的一个实例；图5示出了在图2所示的FF滤波器中所提供的二次Volterra滤波器结构的一个实例；图6示出了图2所示的FB滤波器结构的一个实例；图7是图2所示的FF滤波器系数控制电路的方框图；图8示出了用于FF滤波器中线性均衡滤波器的系数更新单元；图9示出了用于FF滤波器中Volterra滤波器的系数更新单元；图10是图2中所示的FB滤波器系数控制电路的方框图；图11示出了用于FB滤波器的系数更新单元；图12示出了图2中所示预测器结构的一个实例；图13是图2中所示预测器系数控制电路的一个方框图；图14详细示出了图13中所示的系数更新单元的方框图；图15示出了当图2中所示FDTS解码器的前一数据a(n-3)是-1时的树形结构；图16示出了当图2中所示FDTS解码器的前一数据a(n-3)是+1时的树形结构；图17说明了图2中所示的维特比解码器的状态变换；图18示出了图17所示的状态变换的格形图；图19示出了如图2所示的遍数(pass)反馈维特比解码器和FDTS解码器的全部结构的方框图，其中上述解码器使用其公共组件；图20详细示出了图19中所示的维特比解码器的方框图；图21示出了图19中所示的FDTS解码器的结构；
图22示出了图2中所示的FF滤波器的输入波形的另一个实例；图23示出了对图22中所示的被均衡波形进行相位旋转的原理；图24示出了当已经通过相移器时图22中所示的被均衡波形；图25示出了图2中所示的用于确定相移器相位的相移器系数控制电路；图26是图2中所示的电平误差/定时误差检测电路中电平误差检测器的方框图；图27是图2中所示的电平误差/定时误差检测电路中定时误差检测器的方框图；图28是图2中所示的FF滤波器的输入信号的眼图；图29是来自图2中所示的FF滤波器的输出信号的眼图；图30是当输入信号已经被通过用作图2所示FF滤波器的二次自适应均衡Volterra滤波器和与该二次自适应均衡Volterra滤波器并联的线性自适应均衡滤波器的组合而自适应均衡时，FF滤波器输出信号的眼图；图31示出了对于在播放通常记录密度的BD(蓝光光盘)中PR(111)目标，分别当波形只经受通常的线性均衡，以及通过通常线性均衡器和二次自适应均衡Volterra滤波器的组合均衡该波形时比特误码率和切向歪斜之间的关系；图32示出了在PR均衡之后，在检测点的SDNR(信号对失真及噪声比)的测量结果和切向歪斜之间的关系；以及图33示出了FDTS和维特比解码中检测结果中的bER(比特误码率)的测量结果和切向歪斜之间的关系。
具体实施例方式
以下将参考将自适应均衡器作为本发明的一个实施例详细地描述本发明。
现在参考图1，以方框图的形式示意性示例了一个记录器/播放器，其通常用附图标记1来表示，并包括根据本发明的自适应均衡器10。
如图1所示，记录器/播放器1是一个向盘状的记录媒体2诸如光盘、磁盘等等写入数据或从其读取数据的设备。盘状记录媒体2能够信号记录，如果假定播放系统是横向滤波器，则在播放期间允许符号间干扰。而且，盘状记录媒体是一个记录编码数据行的盘，该数据通过最大似然解码诸如维特比解码或FDTS解码从该盘读取。
记录器/播放器1包括一个头部单元3，它向盘状记录媒体2写入信号和/或其中读取信号。头部单元3包括例如，一个磁头、光学拾取器等等。而且，记录器/播放器1包括一个调制电路4，用于对从外部提供的将要记录的数据行进行调制，以及包括一个记录控制电路5，用于根据调制的将要记录的数据行通过驱动头部单元3来控制数据写入到盘状记录媒体2。记录器/播放器1还包括一个前置放大器6，用于根据头部单元3从盘状记录媒体2所读取的信号产生读信号，一个自动增益控制(AGC)放大器7，用于控制前置放大器6所产生的读信号的增益，一个锁相环(PLL)电路8，用于将其增益受AGC电路7控制的读信号模数转换成数字信号，并为该读信号产生一个时钟，一个自适应均衡器10，用于进行PR均衡和最大似然解码已经通过PLL电路8为其产生上述时钟的读信号，借此来产生二进制信号，还包括一个解调电路9，用于解调从自适应均衡器10提供的二进制信号并输出再现的数据。
自适应均衡器10对该读信号进行PR均衡和最大似然解码以输出在盘状记录媒体2中作为二进制信号记录的信号。自适应均衡器10还产生一个AGC电路7所需的电平误差以控制该增益和产生PLL电路8所需的相位误差以使时钟信号和读信号相互同步。
如上所述，当播放一个盘状的记录媒体时，根据本发明的自适应均衡器10用作波形均衡器。应当注意的是，将自适应均衡器10应用于播放盘状记录媒体仅仅是作为一个实例，如果该播放器是一个基于符号间干扰的存在而使用部分响应均衡的系统，则自适应均衡器10还可以应用于一个再现即将到来信号的播放器。
自适应均衡器10的总体结构以下将进一步描述有关自适应均衡器10的内部结构。
图2是自适应均衡器10的方框图。
自适应均衡器10被提供按PLL电路8产生的时钟定时所采样的读信号。
如图2所示，自适应均衡器10包括一个被提供来自PLL电路8的读信号的相移器11，一个FF(前馈)滤波器12，其被提供自相移器11所提供的读信号，以及一个预测器13，其被提供自FF滤波器12所提供的读信号。
相移器11、FF滤波器12和预测器13中的每一个都是一个用于滤波输入信号的滤波器电路。自适应均衡器10还包括一个调整相移器11的抽头系数的相移器系数控制电路14，调整FF滤波器12的抽头系数的FF滤波器系数控制电路15，以及调整预测器13的抽头系数的预测器系数控制电路16。
自适应均衡器10还包括一个维特比解码器17，其被提供来自预测器13的读信号，并对所提供的读信号进行遍数反馈维特比解码以产生二进制信号，以及包括一个FDTS(固定延迟树搜索)解码器18，它被提供自预测器13提供的所述读信号，并对所提供的二进制信号进行遍数反馈FDTS解码以产生二进制信号。
上述维特比解码器17和FDTS解码器18的每一个是一个电路，该电路用于对经受部分响应均衡的读信号进行最大似然解码以输出由0和1(或1和-1)所代表的数据行(二进制信号)。应该注意到维特比解码器17和FDTS解码器18共享内部分支度量计算电路、ACS(相加比较选择)电路等等。下文将详细描述该共享电路。
自适应均衡器10还包括第一延迟单元21，它将自FF滤波器12提供的所述读信号延迟预定长度的时间；第一反馈滤波器(第一FB滤波器)22，其被提供来自维特比解码器17的二进制信号并且滤波该二进制信号；第一减法器23，用于从第一延迟单元21的输出信号中减去第一FB滤波器22的输出信号；以及一个用于调整第一FB滤波器22的抽头系数的第一FB滤波器系数控制电路24。
自适应均衡器10还包括第二延迟单元25，它将自FF滤波器12提供的所述读信号延迟预定长度的时间；第二反馈滤波器(第二FB滤波器)26，其被提供来自维特比解码器17的二进制信号并且滤波该二进制信号；第二减法器27，用于从第二延迟单元25的输出信号中减去第二FB滤波器26的输出信号；以及一个用于调整第二FB滤波器26的抽头系数的第二FB滤波器系数控制电路28。
自适应均衡器10还包括一个选择器29，其被提供来自维特比解码器17的二进制信号和来自第一减法器23的相减信号以及来自FDTS解码器18的二进制信号和来自第二减法器27的相减信号。选择器29可以选择自维特比解码器17提供的二进制信号和自第一减法器23提供的相减信号的组合，也可以选择自FDTS解码器18提供的二进制信号和自第二减法器27提供的相减信号的组合，并输出所选的组合信号。向相移器系数控制电路14、FF滤波器系数控制电路15、预测器系数控制电路16、第一FB滤波器系数控制电路24和第二FB滤波器系数控制电路28提供选择器29所选择的两个信号，并且将该信号用于计算每个电路中的抽头系数。而且，还向维特比解码器17和FDTS解码器18提供选择器29所选择的两个信号，其中该信号将用于解码计算。
自适应均衡器10还包括一个电平误差/定时误差检测电路30。该电平误差/定时误差检测电路30被提供来自FDTS解码器18的二进制信号和来自第二减法器27的相减信号，并且该电路产生AGC电路7和PLL电路8所参照的电平误差信号和定时误差信号。
通过自适应均衡器10进行PRML均衡的概述下文将说明通过自适应均衡器10进行的PRML均衡。
FF滤波器12用于基于部分响应进行波形均衡。FF滤波器12被设置在遍数反馈最大似然解码器(维特比解码器17和FDTS解码器18)的上游，因此，自适应均衡器10整个将基于PRML(部分响应最大似然)均衡技术来实现均衡。
而且，FF滤波器12只均衡在信号波形前沿处的部分响应的失真和在信号波形前沿之前的ISI响应，其中该信号波形将要被包括在信号中的ISI(符号间干扰)均衡。也就是说，FF滤波器12均衡没有考虑到信号波形前沿之后部分响应的失真以及后沿之后的ISI的该信号波形，即，允许信号波形前沿之后部分响应的任何失真和后沿之后ISI的存在。
“ISI”是来自与信号波形相邻并叠加在信号波形上的干扰分量。
而且，在将要均衡的信号波形前沿之前的“ISI”是在当信号波形被处理成二进制信号时信号波形前沿的定时(从0到1的转换定时)之前临时存在的ISI。在该信号波形前沿之前存在的ISI以下将被称为“前沿ISI”。
而且，在将要均衡的信号波形后沿之后的“ISI”是在当信号波形被处理成二进制信号时信号波形后沿的定时(从1到0的转换定时)之后临时存在的ISI。在该信号波形后沿之后存在的ISI以下将被称为“后沿ISI”。
在自适应均衡器10中，从已经经受最大似然解码(维特比解码和FDTS解码)的二进制信号产生位于将要均衡的波形前沿之后的部分响应失真和后沿ISI响应，并控制FF滤波器12的抽头系数用于这些响应与来自将要部分响应FF滤波器12的响应的组合，以借此在FF滤波器12中进行上述的均衡。
更具体而言，第一FB滤波器22或第二FB滤波器26从最大似然解码判断的结果产生部分响应的失真和后沿ISI响应。第一延迟单元21或第二延迟单元25将FF滤波器12的响应结果延迟最大似然解码所需的时间。第一减法器23和第二减法器27从经延迟的FF滤波器12的响应结果中减去，在经受最大似然解码之后由该二进制信号产生的部分响应的失真和后沿ISI响应。然后，FF滤波器系数控制电路15调整FF滤波器12的抽头系数，以便自第一减法器23和第二减法器27提供的每个响应结果都是一个部分响应。
通过如上所述来调整FF滤波器12的抽头系数，FF滤波器12能够确实地消除位于将要均衡波形前沿之前的ISI的部分响应，和位于前沿之前的部分响应失真，这些失真是不可能通过最大似然解码消除的。但是，根据FF滤波器12，在将要均衡波形前沿之后存在的部分响应的失真，以及在后沿之后存在的ISI将继续存在于该响应结果中。然而，由于通过在下游级中进行最大似然解码(维特比解码和FDTS解码)能够消除继续存在的PR响应失真和ISI，所以通常将会提高信噪比(S/N比)。
而且，FF滤波器12包括一个相互并联的线性自适应均衡滤波器和一个高阶自适应均衡Volterra滤波器，这里后者是一个非线性滤波器。因此，FF滤波器12将线性和非线性滤波器的输出相加到一起。从而，当输入读信号具有通过不对称所代表的非线性时，FF滤波器12能够自适应地补偿非线性均衡误差并输出均衡的一个近似的线性结果。
接下来，使用数学表达式详细描述是如何进行上述PR均衡的。
首先，为FF滤波器12提供利用图3所示的虚线表示经采样的读信号。例如，当为了将要部分响应PR(111)的抽头系数均衡首先的两个数据时，自适应均衡器10将输出一个由图3所示实线表示的被均衡波形，该波形不在通常的PR公式中。
取均衡波形为y0n，并由以下公式(1)来表示y0n=Σi=0PR_len-1Ci·an-1+Σi=0fbf_len-1b1·an-1-i+wn---(1)]]>在上述公式中，ci通常表示部分响应的抽头系数，并取其干扰长度为pr_len。当部分响应的抽头系数是PR(11)，例如，c0＝1，c1＝1和pr_len＝2。当抽头系数是PR(121)时，c0＝1，c1＝2，c2＝2和pr_len＝3。当抽头系数时PR(111)时，c0＝1，c1＝2，c2＝21和pr_len＝3。
而且在上述公式中，bi是一个表示失真的项，它是与期望的部分响应的偏差。而且，an是一个在时间n记录的NRZ数据的值并且取值为±1。而且，wn表示叠加的噪声。
自适应均衡器10操作以通过允许与部分响应的偏差作为上述公式(1)的第二项来进行均衡。
以下将详细描述实现上述操作的自适应均衡器10的每个组件。
FF滤波器FF滤波器12是一个由相互并联的线性自适应均衡滤波器和高阶自适应均衡Volterra滤波器组成的数字滤波器，以进行以下公式(2-1)的计算。
y0n＝y01n+y02n. (2-1)y01n=Σi=0fff_len-1f1·xn-1---(2-2)]]>y02n=]]>Σi=0fff_len2-1Σj=0fff_len2-1fvij·xn-i·xn-j+Σj=0fff_len3-1Σj=0fff_len3-1Σk=0fff_len3-1fvijk·xn-i·xn-j·xm-k---(2-3)]]>这里，xn表示在时间n提供给FF滤波器12的信号，作为公式(2-1)右侧第一项的y01n是来自线性自适应均衡滤波器的一个输出(在公式(2-2)中)，以及作为公式(2-1)右侧第二项的y02n是来自高阶自适应均衡Volterra滤波器的一个输出(在公式(2-3)中)。
更具体而言，线性自适应均衡滤波器由包括在每个采样延迟输入信号的(fff_len-1)步进延迟单元的FF滤波器，利用抽头系数fi(i是一个整数)将到第一乘法器级的输入和来自每个延迟单元的输出相乘的(fff_len)步进乘法器，以及对乘法器输出和如图4所示公式(2-1)的右侧第一项y01n的输出求和的求和加法器而形成。应该注意到提供给每个乘法器的抽头系数fi(i是一个整数)由以下将详细描述的FF滤波器系数控制电路15产生。
高阶自适应均衡Volterra滤波器是一个假定已经在Volterra级数中展开输入波形时进行非线性均衡的Volterra滤波器。更具体而言，二次Volterra滤波器31例如包括，如图5所示的两个水平延迟单元级32-1和32-2，以及两个垂直延迟单元级33-1和33-2。水平延迟单元32-1和32-2和垂直延迟单元33-1和33-2产生输入信号xn，被延迟一个采样的输入信号xn-1，以及被延迟两个采样的输入信号xn-2。
二次Volterra滤波器31还包括一个用于将输入信号x(n)相乘起来的第一乘法器34-00，用于将输入信号x(n)和延迟一个采样的输入信号x(n-1)相乘的第二乘法器34-01，用于将输入信号x(n)和延迟两个采样的输入信号x(n-1)相乘的第三乘法器34-02，用于将延迟一个采样的输入信号x(n-1)和输入信号x(n)相乘的第四乘法器34-10，用于将延迟一个采样的输入信号x(n-1)相乘起来的第五乘法器34-11，用于将延迟一个采样的输入信号x(n-1)和延迟两个采样的输入信号x(n-1)相乘的第六乘法器34-12，用于将延迟两个采样的输入信号x(n-1)和输入信号x(n)相乘的第七乘法器34-20，用于将延迟两个采样的输入信号x(n-1)和延迟一个采样的输入信号x(n-1)相乘的第八乘法器34-21，以及用于将延迟一个采样的输入信号x(n-1)和延迟两个采样的输入信号x(n-1)相乘的第九乘法器34-22。
二次Volterra滤波器31还包括一个用于将抽头系数fv(0，0)与来自第一乘法器31-00的输出信号相乘的第一抽头系数乘法器35-00，用于将抽头系数fv(0，1)与来自第二乘法器31-01的输出信号相乘的第二抽头系数乘法器35-01，用于将抽头系数fv(0，2)与来自第三乘法器31-02的输出信号相乘的第三抽头系数乘法器35-02，用于将抽头系数fv(1，0)与来自第四乘法器31-10的输出信号相乘的第四抽头系数乘法器35-10，用于将抽头系数fv(1，1)与来自第五乘法器31-11的输出信号相乘的第五抽头系数乘法器35-11，用于将抽头系数fv(1，2)与来自第六乘法器31-12的输出信号相乘的第六抽头系数乘法器35-12，用于将抽头系数fv(2，0)与来自第七乘法器31-20的输出信号相乘的第七抽头系数乘法器35-20，用于将抽头系数fv(2，1)与来自第八乘法器31-21的输出信号相乘的第八抽头系数乘法器35-21，用于将抽头系数fv(2，2)与来自第九乘法器31-22的输出信号相乘的第九抽头系数乘法器35-22。
二次Volterra滤波器31还包括一个求和加法器36，用于将第一到第九抽头系数乘法器35-00到35-22的输出相加起来，并输出上述公式(2-1)的右侧第二项y0-2n。
注意到已经将第一到第九抽头系数乘法器35-00到35-22的给定抽头系数fv(ij)(i和j都是整数)通过FF滤波器系数控制电路15所产生的值来设置，以下将详细描述。还要注意到尽管已经通过实例的方式描述了二次Volterra滤波器，延迟的量可能不仅是一个二次延迟量，而且它还可能是一个三次、四次或更高阶次的量。
FF滤波器12由上述相互并联的线性自适应均衡器滤波器和高阶自适应均衡Volterra滤波器组合而成。由FF滤波器系数控制电路15来控制线性自适应均衡滤波器和高阶自适应均衡Volterra滤波器的抽头系数fi和fvik，因此FF滤波器12对所提供的读信号进行自适应PR均衡。
FB滤波器每个第一和第二FB滤波器22和26都是被提供-1或+1的二进制信号a(n-d){a(n-d0)或a(n-d1)}的数字滤波器，该二进制信号是最大似然解码(维特比解码或FDTS解码)的临时判断的结果，并且根据临时判断的输入结果，计算在两个采样之后上述公式(1)的第二项中将要均衡的波形的部分响应失真(例如，图3的b0，b1)和后沿ISI响应(例如，图3中的b2，b3和b4)。
注意到尽管自适应均衡器10包括分别滤波维特比解码器17和FDTS解码器18的临时判断结果的第一FB滤波器22和第二FB滤波器26，但是其中只有一个滤波器用于该PR均衡。以下将详细描述通过选择器29选择第一和第二FB滤波器22和26的其中之一。
假定从滤波维特比解码器17的临时判断结果的第一FB滤波器22输出的计算是y40n，以及从滤波FDTS解码器18临时判断结果的第二FB滤波器26输出的计算是y41n，第一FB滤波器22将计算以下公式(3-1)，而第二FB滤波器26将计算以下公式(3-2)y40n-d0=Σi=ofbf_len-1bi·a^n-(d0+1)-i---(3-1)]]>
y41n-d1=Σi=0fbf_len-1bi·a^n-(d1+1)-i---(3-2)]]>这里d0表示维特比解码器17的判断延迟，d1表示FDTS解码器18的判断延迟，它们都是大于0的整数。应该注意到当没有必要相互区别地表示d0和d1时，它们将由d来表示。
更具体而言，第一和第二FB滤波器22和26中的每一个由FIR滤波器形成，如同6所示，该FIR滤波器包括一个在每个采样延迟输入信号的(fbf_len-1)步进延迟单元，一个用于将到第一延迟单元级的输入和每个延迟单元级的输出与抽头系数bi(i是一个整数)相乘的(fbf_len)步进乘法器，以及一个求和加法器，该加法器用于对全部乘法器级的输出和上述公式(3-1)和(3-2)的输出y40n和y41n进行求和。
注意到每个乘法器级的给定抽头系数bi(i是一个整数)为此设置成由第一FB滤波器系数控制电路24或第二FB滤波器系数控制电路28所产生的值，下文将对此详细描述。
第一和第二FB滤波器22和26中的每一个都是一个如上所述的线性自适应均衡滤波器，其抽头系数bi由FF滤波器系数控制电路15所控制，以在将要均衡波形的前沿之后输出部分响应的失真，以及在该波形的后沿之后输出ISI响应。
延迟单元和减法器第一延迟单元21包括一个移位寄存器，其延迟量(d0)对应于维特比解码器17判断所需的延迟量。第一延迟单元21被提供FF滤波器12的响应结果y0n。因此，第一延迟单元21的输出将是Y0(n-d0)。
在该实施例中，由于维特比解码器17的解码延迟是pmem_len时钟，y0n由pmem_len(＝d0)延迟。即，第一延迟单元21的输出信号将是y0(n-pmem_len)。
第二延迟单元25包括一个移位寄存器，其延迟量(d1)对应于FDTS解码器18判断所需的延迟量。第二延迟单元25被提供FF滤波器12的响应结果y0n。因此，第二延迟单元25的输出将是Y0(n-d1)。在该实施例中，由于FDTS解码器18的解码延迟是三个时钟，第二延迟单元25将延迟Y0n3个(＝d1)时钟。即，第二延迟单元25的输出信号将是Y0(n-3)。
第一减法器23从FF滤波器12的响应结果中减去记录器/播放器1的FB滤波器22的输出结果，其中该响应结果被延迟维特比解码判断所需的时间。假定第一减法器23的输出信号是y50n，该信号y50n由以下公式(4-1)给出y50n-d0=Σi=0fff_len-1fi·xn-d0-i-Σi=0fbf_len-1bi·a^n-(d0+1)-i---(4-1)]]>第二延迟单元25是一个存储器，其延迟量对应于FDTS解码器18判断所需的延迟。第二延迟单元25延迟FF滤波器12的响应结果。而且，第二减法器27从FF滤波器12的响应结果中减去第二FB滤波器26的输出结果，其中响应结果被延迟FDTS解码判断所需的时间。假定第二减法器27的信号输出是y51n，该信号由以下公式(4-2)给出y51n-d1=Σi=0fff_len-1fi·xn-d1-i-Σi=0fbf_len-1bi·a^n-(d1+1)-i---(4-2)]]>选择器选择器29向相移器11、FF滤波器12、预测器13和第一和第二FB滤波器系数控制电路24和28，提供从FF滤波器12的部分响应(这种波形信号还将被在下文中在合适的地方称之为“可消除波形或可消除波形信号”)中消除失真和后沿ISI所产生的临时判断结果a(n-d)和响应Y50n-d。同时，选择器29选择维特比解码器17的结果a(n-d0)和Y50n-d0或者FDTS解码器18的结果a(n-d1)和Y50n-d1，而不论使用其中的哪一个。来自选择器29的所选临时判断结果输出由a(n-d)表示，从部分响应中消除失真和后沿ISI所产生的波形由y5(n-d)表示，如下当选择维特比解码时a(n-d)＝a(n-d0)，y5(n-d)＝y50(n-d0)
当选择FDTS解码时a(n-d)＝a(n-d1)，y5(n-d)＝y51(n-d1)FF滤波器系数控制电路FF滤波器系数控制电路15计算FF滤波器12的线性自适应均衡滤波器的抽头系数fi，以及高阶Volterra滤波器的抽头系数fvij。
图7是FF滤波器系数控制电路15的方框图。如图7所示，FF滤波器系数控制电路15包括一个FF滤波器系数更新单元41。FF滤波器系数更新单元41被提供最大似然解码器(维特比解码器17或FDTS解码器18)的临时判断结果a(n-d)，自减法器(第一减法器23或第二减法器27)提供的已从部分响应中消除失真和后沿ISI所产生的波形信号y5(n-d)，以及在FF滤波器12的延迟单元中保存的信号x(n-d-i)(这里i是位于0和fff_len-1之间的一个整数)。FF滤波器系数控制电路15所计算的抽头系数fi和fvij被提供给每个乘法器，该乘法器用于将FF滤波器12的抽头系数相乘起来。
FF滤波器系数更新单元41控制FF滤波器12的抽头系数fi和fvij，以便从部分响应中消除失真和后沿ISI所产生的波形信号y5(n-d)与最大似然解码结果的部分响应(PR())相一致。即，FF滤波器系数更新单元41控制FF滤波器12的抽头系数fi和fvij，以便FF滤波器12的响应与从部分响应中消除失真和后沿ISI所产生的响应相一致。换句话说，FF滤波器系数更新单元41控制FF滤波器12的抽头系数fi和fvij，以便FF滤波器12的响应与一个响应相一致，该响应将取消部分响应在前沿的失真并消除前沿ISI。
注意到FF滤波器系数更新单元41根据LMS算法来计算抽头系数fi和fvij。
为了评估LMS算法，首先将要讨论如以下公式(5)所给出的从部分响应中消除失真和后沿ISI所产生的波形信号y5(n-d)和最大似然解码的临时判断结果的部分响应之间的平方差F(n)，以作为FF滤波器12的输出波形的评价函数，如下F(n)＝{y5n-d-PR(an-d)}2(5)
这里n表示当前时间以及PR()是一个为期望的部分响应提供参考波形的函数。在假定PR(111)的情况下，将计算a(n-d)+a(n-d-1)+a(n-d-2)。
假定对于输入信号x(n)能够将具有非线性失真的输入波形y5(n-d)近似扩展到二次Volterra级中，则能够通过以下公式(6)给出输入波形y5(n-d)y5n-d=Σi=0fff_len-1fi·xn-d-i+Σj=0fff_len2-1Σk=0fff_len2-1fnjk·xn-d-j·xn-d-k---(6)]]>偏微分公式(5)中的F(n)，以便FF滤波器12的线性自适应均衡滤波器的指数i的抽头系数fi由以下公式(7)表示∂∂fiF(n)=2{y5n-d-PR(an-d)xn-d-i---(7)]]>LMS算法是用于控制滤波器系数来最小化平方差的。所以，通过将平方差的偏微分值乘以适当的增益并从抽头系数fi中减去相乘的结果，线性自适应均衡滤波器将进行自适应滤波，从而从部分响应中消除失真和后沿ISI所产生的波形信号y5(n-d)将跟随部分响应。
同理，二次自适应均衡Volterra滤波器的指数j和k的抽头系数fvjk的偏微分由以下公式(8)给出∂∂fvjkF(n)=2{y5n-d-PR(an-d)}·(xn-d-j·xn-d-k)---(8)]]>也就是说，用于非线性自适应均衡Volterra滤波器抽头系数的更新算法仅仅不同于线性自适应均衡滤波器的抽头系数的是，偏微分由两个信号的乘积表示，该信号除了具有与在当前时间n的输入信号x(n)的固定延迟d以外，还具有延迟j和k。换句话说，非线性自适应均衡Volterra滤波器的抽头系数更新单元在结构上类似于线性自适应均衡滤波器的抽头系数更新单元。
所以，通过将平方差的偏微分值乘以适当的增益并从抽头系数fvik中减去相乘的结果，将通过是非线性均衡滤波器的高阶Volterra滤波器进行自适应滤波，从而从部分响应中消除失真和后沿ISI所产生的波形信号y5(n-d)将跟随部分响应。
图8示出了一个用于计算FF滤波器12中线性自适应均衡滤波器指数i的抽头系数fi的系数计算电路41-i。应该注意到对于每个指数FF滤波器系数更新单元41都包含一个系数计算电路，并且所有这些系数计算电路的结构相同。
系数计算电路41-i包括一个偏微分单元42、移动平均单元43、增益乘法器44和系数更新单元45。
偏微分单元42包括一个滤波器电路46，用于从临时判断a(n-d)的结果计算部分响应的参考波形PR(a(n-d))，一个减法器47，用于从部分响应中消除失真和后沿ISI所产生的波形信号y5(n-d)减去PR(a(n-d))，以及一个乘法器48，用将减法器47的相减结果和在FF滤波器12的延迟单元中保存的信号x(n-d-i)和“2”相乘起来。偏微分单元42能够让乘法器48输出如上述公式(7)所表示的偏微分结果。
移动平均单元43对偏微分结果进行移动平均，例如移动平均数M0。乘法器44将移动平均单元43的移动平均结果乘以增益α0。
系数更新单元45从一个时钟前的系数值fi中减去和移动平均增益α0相乘的偏微分结果。从而，系数更新单元45将更新偏微分结果到零。
图9详细示出了一个用于计算FF滤波器12中高阶非线性自适应均衡Volterra滤波器指数ik的抽头系数fvik的系数计算电路41-ik。应该注意到对于每个指数FF滤波器系数更新单元41都包含一个系数计算电路，并且所有这些系数计算电路的结构相同。
系数计算电路41-ik除了偏微分单元42中的乘法器48以外，其结构与线性均衡滤波器中系数计算电路41-i相同。系数计算电路41-ik的偏微分单元42中的乘法器48将减法器47的相减结果和在FF滤波器12的延迟单元中保存的信号x(n-d-i)、信号x(n-d-k)以及“2”相乘起来。
FB滤波器系数控制电路第一和第二FB滤波器系数控制电路24和28分别计算第一和第二FB滤波器22和26的抽头系数bi。
图10是每个FB滤波器系数控制电路24和28的方框图。每个FB滤波器系数控制电路24和28包括一个FB滤波器系数更新单元51和H(D)计算单元52。
FB滤波器系数更新单元51被提供从第一或第二FB滤波器22和26提供的并且已从部分响应中消除失真和后沿ISI所产生的波形信号y5(n-d)，以及临时判断信号a(n-d-i)(这里i是位于0和fff_len-1之间的一个整数)的结果。FB滤波器系数控制电路24和28所计算的抽头系数bi被提供给每个乘法器，该乘法器用于计算每个第一和第二FB滤波器22和26的抽头系数。
H(D)计算单元52产生维特比解码器17和FDTS解码器18所使用的传递函数H(D)。以下将对此进行详细描述。
FF滤波器系数更新单元51控制FB滤波器22和26的抽头系数bi，以便从部分响应中消除失真和后沿ISI所产生的波形信号y5(n-d)与作为最大似然解码结果的部分响应(PR())相一致。即，FB滤波器系数更新单元51控制FB滤波器22和26的抽头系数bi，以使FB滤波器22和26的响应与部分响应失真和后沿ISI响应相一致。
注意到FB滤波器系数更新单元51根据LMS算法计算该抽头系数bi。
为了评估FB滤波器系数更新单元51中采用的LMS算法，以下将首先考虑正如先前有关FF滤波器12的说明，从部分响应中消除失真和后沿ISI所产生的波形信号y5(n-d)和最大似然解码的临时判断结果的部分响应之间平方差F(n)，如下面公式(5)所给出偏微分该公式(5)所给出的平方差F(n)，以便通过以下公式(9)给出第一和第二FB滤波器22和26的指数i的抽头系数bi∂∂biF(n)=2{y5n-d-PR(an-d)}·(-an-d-i)---(9)]]>LMS算法用于控制滤波器系数以最小化平方差。所以，通过将平方差的偏微分值乘以适当的增益并从抽头系数bi中减去相乘的结果，将对FB滤波器22和26进行自适应滤波，以与部分响应失真和后沿ISI响应相一致。
图11示出了用于计算FB滤波器22和26指数i的抽头系数bi的系数计算电路51-i的细节。应该注意到对于每个指数FB滤波器系数更新单元51都包含一个系数计算电路，并且所有这些系数计算电路的结构相同。
系数计算电路51-i包括一个偏微分单元52、移动平均单元53、增益乘法器54和系数更新单元55。
偏微分单元42包括一个滤波器电路56，用于从临时判断a(n-d)的结果计算部分响应的参考波形PR(a(n-d))，一个减法器57，用于从部分响应中消除失真和后沿ISI所产生的波形信号y5(n-d)减去PR(a(n-d))，以及一个乘法器58，用将减法器57的相减结果和在FF滤波器12和26的延迟单元中保存的信号x(n-d-i)和“-2”相乘起来。偏微分单元52能够让乘法器58输出如上述公式(9)所给出的偏微分结果。
移动平均单元53对偏微分结果进行移动平均，例如移动平均数M0。乘法器54将移动平均单元53的移动平均结果乘以增益α2。
系数更新单元55从一个时钟前的系数值bi中减去和移动平均增益α2相乘的偏微分结果。从而，系数更新单元55将更新偏微分结果到零。
预测器和预测器系数控制电路接下来，将描述预测器13和用于计算预测器13的抽头系数pi的预测器系数控制电路16。
读信号中的噪声通常是白噪声(即，噪声的电平是常量，独立于任何频率)。当通过FF滤波器12均衡该读信号时，该噪声将具有频率特性。如果所述读信号包括具有频率特性的噪声，在下游最大似然解码器中高度相关的噪声将损害检测性能，结果造成了比特误码率bER将会更高。
预测器13用于白化包括在提供给最大似然解码器(维特比解码器17和FIDTS解码器18)的信号中的噪声，并且提高自适应均衡器10的整个检测性能。
预测器13是数字滤波器，其被提供来自FF滤波器12的输入信号y0n，并因此设置一个预测系数pi(i＝1，2，...，prd_len)以白化噪声和计算以下公式(10)y2n=y0n-Σi=1prd_lenpi·y0n-i---(10)]]>更具体而言，预测器13是FIR滤波器，如图12所示，其包括有一个(prd_len)步进延迟单元，用于在每个采样延迟从FF滤波器12提供的信号y0n，一个(prd_len)步进乘法器，用于将每个延迟单元的输出乘以一个抽头系数pi(i是一个整数)，以及一个求和加法器，用于把到第一延迟单元级的输入和来自每个乘法器级的输出相加起来并输出一个输出信号y2n。
注意到提供给每个乘法器级的抽头系数pi(i是一个整数)因此设置了由预测器系数控制电路16所产生的值。
预测器系数控制电路16将被如下说明图13示出了预测器系数控制电路16的内部结构的方框图。
预测器系数控制电路16包括系数更新单元6l、G(D)计算单元62、噪声预测器63和误差计算单元64。误差计算单元64被提供y5(n-d)和临时判断a(n-d)的结果，并在时间(n-d)计算误差信号w(n-d)。误差信号w(n-d)被提供给作为预测器13的FIR滤波器，所述结果和信号w(n-d-i)被提供给系数更新单元以更新每个抽头系数pi(i＝1，2，...，prd_len)。
通过以下公式(11)给出的用于预测器的评价函数e2(n)如下e2(n)={wn-d-Σi=1prd_lenwn-d-i·pi}2---(11)]]>这里n表示当前时间。
然后，将考虑如何利用LMS算法最小化评价函数。
例如，预测器13的指数i抽头系数pi的偏微分由以下公式(12)给出∂∂pi[e2(n)]=2{wn-d-Σj=1prd_lenwn-d-j·pj}·wn-d-i---(12)]]>在系数更新单元61中实现上述计算。
图14详细示出了用于抽头系数pi的第i个系数更新单元的方框图。即，为prd_len数量抽头系数中的每一个提供如图14所示的系数更新单元，但是全部系数更新单元的结构相同。因此，将通过实例的方式来描述第i个系数更新单元。
如图所示，通过包括加法器、延迟单元等等的偏微分单元65实现所述偏微分。向移动平均计算单元66发送偏微分的结果，该单元对给定的移动平均数M4进行移动平均。移动平均的结果被通过乘法器67乘以更新系数α4，并通过加法器68从一个时钟之前的抽头系数pi中减去该结果。
以下将说明G(D)计算单元62。
维特比解码和FDTS解码接下来，将描述维特比解码器17和FDTS解码器18的操作。
FDTS和维特比解码器的分支度量操作包括如公式(5)或(7)所给出的噪声预测以及为本发明主题的消除失真和后沿ISI的操作，其中在E.Eleftheriou和W.Hirt的“用于磁性记录信道的噪声预测的最大似然(NPML)检测”中描述了该噪声预测。但是，在该实施例中，假定使用最小的度量，则将公式的符号取反。而且，尽管采用PR4作为一个实例来进行描述，但是在本实施例中可以采用通用的PR作为一个实例。
首先，通过以下公式(21)给出预测器13的传递函数P(D)P(D)＝p1·D+p2·D2+Λ+pN·DN(21)如以下公式(22)所给出的来定义维特比解码器17的传递函数G(D)
G(D)＝(c0+c1·D+c2·D2ΛcPR_len-1·DPR_len-1)·(1-P(D))≡-g0-g1·DΛ-gprd_len+PR_len-1·Dprd_len+PR_len-1(22)通过图13的预测器系数控制电路16中的G(D)计算单元62来计算上述公式(22)中的系数gi(g0＝-c0)。
接下来，用于消除失真和后沿ISI的传递函数H(D)是本发明的特征，并由以下公式(23)所给出的来定义H(D)＝(b0·D+b1·D2Λbfof_len-1·Dfof_len)·(1-P(D))≡-h0-h1·DΛ-hprd_len+fbf_len·Dprd_len+fof_len(23)通过图10中FB滤波器系数控制电路24和28的(D)计算单元52来计算上述公式(23)中的系数hi(h0＝0)。
而且由以下公式(24)给出在时间n的分支度量λn=(y2n+Σi=0prd_len+PR_lenan-i·gi+Σi=0prd_len+fbf_lenan-ihi)2---(24)]]>考虑到在终止深度τ的FDTS分支度量，将计算以下公式(25)λn=(y2n+Σi=r+1prd_len+PR_lena^n-i·gi+Σi=r+1prd_len+fbf_lena^n-1·hiΣi=0ran-i·(gi+hi))2---(25)]]>而且，当将扩展到维特比解码器状态的限制长度取为K时，通过计算以下公式(26)来确定维特比解码器从状态s1到sm的分支度量λn(s1,sm)=]]>(y2n+Σi=k+1prd_len+PR_lena^n-1(si)·gi+Σi=K+1prd_len+fbf_lena^n-1(si)·hi+Σi=0kan-i·(gi+hi))2---(26)]]>在这种情况下，维特比解码器的状态数量是2^K。
这里，将考虑一种系统，在该系统中，记录了最小运行长度d＝1的记录码的符号。该“最小运行长度”指在NRZ记录码中连续的-1或+1的最小数量。即，码“d＝1”指-1或+1至少连续出现两次。图15示出了FDTS解码器的树结构，其中d＝1，τ＝2以及a(n-3)上的前一数据是-1。而且，在图16中示出了a(n-3)上的前一数据是+1的FDTS树结构。
注意到通常在硬件中通过实例的方式实现FDTS解码，其中τ＝1，例如正如在本发明申请的日本专利申请第2003-371112号中描述的有关解码器方面的内容。为了显示为本实施例特征的维特比解码器和FDTS解码器公共使用的度量计算单元硬件，将描述在以下将详细描述的维特比解码器中的解码电路。
以下首先将说明其中d＝1和K＝2的遍数反馈类型的维特比解码器(即，四状态类型的解码器)。
图17说明了维特比解码器的状态转换。该状态对应于a(n-2)a(n -1)。但是，符号1用“0”来表示。前一数据是a(n-2)＝-1以及a(n-1)＝+1，例如表示状态01。在状态转换的线上，示出了“输入a(n)”和“输出ISI”之间的关系。
而且，在图18中示出了状态转换的格形图。例如，由于状态00的分支度量包括s00到s00以及s10到s00的转换，因此将计算这两个分支度量。
遍数反馈型维特比解码器的原型包括两状态，例如在非专利文献“带有嵌入的判断反馈的两状态维特比解码器的实现”(“Implementation of Two State Viterbi Decoder with EmbeddedDecision Feedback”)中所描述的。本实施例中的该维特比解码器除了考虑到最小运行长度而限制状态转换以外其具有相似的结构，使用为本发明特征的正如以下所描述的那样所确定的gi和hi实现遍数反馈结构的度量计算。
图19示出了为本发明特征的遍数反馈维特比解码器17和FDTS解码器18的全部结构的方框图。如图所示，每个解码器包括一个分支度量计算单元71、ACS(相加比较选择)单元72、遍数存储器73、遍数度量计算单元74和FDTS解码器75。
以和维特比解码状态所相同的数量来提供每个分支度量计算单元71、ACS单元72、遍数存储器73。遍数度量计算单元74的功能是归一化和状态一样多的遍数度量以及确定最小状态。而且，FDTS解码器75的功能是使用遍数度量和分支度量来进行FDTS计算，这是本实施例的特征。
图20详细示出了实现图17和18所示状态转换的维特比解码器。
如图所示，该维特比解码器包括如图19所示的分支度量计算单元71、ACS单元72、遍数存储器73、遍数度量计算单元74。
每个遍数存储器73包括一个具有pmem_len存储器的移位寄存器。该移位寄存器以从最后工作到最早工作的顺序来安排。在以下描述中，利用附图标记加上一个整数i下标(0到pmem_len-1)例如73-00来表示维特比解码器组件的安排。
首先，分支度量计算单元71-00分别使用遍数存储器pmem00和pmem10中的在先值确定bm000＝λn(s00，s00)和bm1000＝λn(s10，s00)。ACS单元72-00比较值pm00+bm0000以及pm10+bm1000，以分别作为归一化遍数度量和分支度量彼此相加的结果，选择其中的较小者，并将它输出为m00。而且，ACS单元72-00输出+1和表示所选分支的信息到遍数存储器pmem00
。
而且，分支度量计算单元71-01使用遍数存储器pmem00中的在先值来确定bm0001＝λn(s00，s01)。ACS单元72-01将归一化分支度量和分支度量的相加值pm00+bm0001输出为m01。由于在该状态中只给分支度量计算单元71-01提供一个信息，因此它将不会进行任何比较。而且，分支度量计算单元71-01输出-1给遍数存储器pmem01
。
而且，分支度量计算单元71-10使用遍数存储器pmem11中的在先值来确定bm0010＝λn(s11，s10)。ACS单元72-10将归一化分支度量和分支度量的相加值pm11+bm1110输出为m10。由于在该状态中只给分支度量计算单元71-10提供一个信息，因此它将不会进行任何比较。而且，分支度量计算单元71-10输出-1给遍数存储器pmem10
。
分支度量计算单元71-11使用遍数存储器pmem01中的在先值来确定bm1111＝λn(s11，s11)。ACS单元72-11比较pm11+bm1111和pm01+bm0111，以作为归一化遍数度量和分支度量的相加结果，选择其中的较小者，并将它输出为m11。而且，ACS单元72-11输出+1和表示所选分支的信息到遍数存储器pmem11
。
然后，遍数度量计算单元找到所提供值m00、m01、m10和m11中的最小值，并通过以下公式归一化该值pm00＝m00-min(m00，m01，m10，m11)pm01＝m01-min(m00，m01，m10，m11pm10＝m10-min(m00，m01，m10，m11)pm11＝m11-min(m00，m01，m10，m11)而且，遍数度量计算单元将使用min_stat()作为找到最小状态的函数，并输出minS。
minS＝min_stat(m00，m01，m10，m11)这里当m00是最小值时，min_stat()是输出00的函数，当m01是最小值时，它是输出01的函数，当m10是最小值时，它是输出10的函数，以及当m11是最小值时，它是输出11的函数。
接下来，遍数存储器pmem00利用ACS单元72-00所选的信息进行以下存储器更新。
当选择bm0000时for(i＝0；i＜pmem_len-1；i++)pmem00[i+1]＝pmem00[i]当选择bm1000时for(i＝0；i＜pmem_len-1；i++)pmem00[i+1]＝pmem10[i]而且，遍数存储器pmem01进行以下存储器更新for(i＝0；i＜pmem_len-1；i++)pmem01[i+1]＝pmem00[i]而且，遍数存储器pmem10进行以下存储器更新for(i＝0；i＜pmem_len-1；i++)pmem10[i+1]＝pmem11[i]而且，遍数存储器pmem11利用ASCII选择信息进行以下存储器更新当选择bm0111时for(i＝0；i＜pmem_len-1；i++)pmem11[i+1]＝pmem01[i]
当选择bm1111时for(i＝0；i＜pmem_len-1；i++)pmem11[i+1]＝pmem11[i]图21详细示出了FDTS解码器75。如图所示，FDTS解码器75包括一个解码逻辑电路77和延迟单元78和79。FDTS解码器75具有这样一种结构，它利用τ＝2进行FDTS解码。
如图所示，FDTS解码器75还包括一个选择器76，用于根据所述minS值进行以下选择minS＝00sd(n-2)＝pmem00[2]minS＝01sd(n-2)＝pmem01[2]minS＝10sd(n-2)＝pmem10[2]minS＝11sd(n-2)＝pmem11[2]而且，FDTS解码器75利用先前的判断进行以下解码以便保持符号dmin＝1a(n-4)，a(n-3)＝(-1，-1)a(n-2)＝sd(n-2)a(n-4)a(n-3)＝(-1，+1)a(n-2)＝+1a(n-4)a(n-3)＝(+1，-1)a(n-2)＝-1a(n-4)a(n-3)＝(-1，-1)a(n-2)＝sd(n-2)即，对于强加于判断d延迟上的限制来说，它满足根据判断的先前结果进行判断。
移相器等这里，将参考图22说明如何将输入信号均衡成为包括相对大前沿ISI的均衡波形。
首先，将考虑旋转包括前沿ISI的均衡波形的相位的操作。“旋转相位θ”指匹配幅度特性与沿如图23所示的频率轴的相位特性。应该注意到图23中的“fs”表示采样频率。
将具有如图23所示的经过逆DFT(离散傅里叶变换)的频率特性的抽头系数的FIR定义为“移相器”。应该注意到移相器能够是例如在本发明申请人的日本专利申请第2003-369312号中公开的移相器，该移相器能够进行简单的计算，而不需要用于此的逆DFT。
该移相器用于为逆离散傅里叶变换表示应用固定的相位特性以预公式化抽头系数和相位旋转角θ之间的关系，和当确定FIR滤波器的滤波器系数时计算该抽头系数。抽头系数计算是这样的，即对项相位旋转角θ和项2πkn/N三角函数值k的和进行求和(这里π是圆周率，N是抽头系数，它是大于1的整数，k和n是分别规定为0≤k≤N-1和0≤n≤N-1的整数)，为每个n预先计算项求和，并且将其取为常数，通过逻辑计算确定在该时间的θ的三角函数以确定该抽头系数。
图24示出了已经通过相移器的均衡波形。
从图24中将会看到，相位θ越大，则前沿ISI的尖脉冲信号相应地就越大，而相位θ越小，前沿ISI的负脉冲信号相应也就越大。通过自动控制反馈该相位θ，从而前沿ISI将会较小，因此有可能均衡用于前沿ISI的波形以具有适当的较小值。
图24中的尖脉冲信号将在波形检测点作为带有前沿ISI的干扰出现。当相位θ如图22所示那样大时，在该检测点的误差在正前进方向将会较大，而对于较小的相位θ，在该检测点的误差在反前进方向将会较大。通过根据该事实计算以下公式(31)，有可能计算与相位θ误差成比例的相移量{y5n-d-1-PR(an-d-1)}·PR(an-d)(31)相移系数控制电路14根据相移量来更新相位θ。在图25中详细示出了相移系数控制电路14。该相移系数控制电路25包括用以进行上述计算的包括加法器、延迟单元等等的相位(θ)计算单元81。相移系数控制电路25还包括用于在M5(移动平均数)范围内进行移动平均的包括加法器、延迟单元等等的移动平均相加单元82，将移动平均的结果乘以更新系数α5的乘法器83，以及从一个时钟前的相位θ减去相乘结果的减法器84。
电平误差/定时误差检测电路接下来，将说明电平误差/定时误差检测电路30。
电平误差/定时误差检测电路30包括一个用于检测电平误差的电平误差检测器90，和检测定时误差的定时误差检测器100。
图26是电平误差检测器90的方框图。如图所示，为电平误差检测器90被提供来自FDTS解码器18的判断结果a(n-d1)，以及来自分段减法器27的信号y51(n-d1)(即，从来自FF滤波器12的部分响应中消除失真和后沿ISI所产生的波形信号y51(n-d1))。
如图所示，电平误差检测器90包括一个滤波器电路91，用于根据从来自判断结果a(n-d1)的部分响应中消除失真和后沿ISI响应所产生的波形信号y51(n-d1)，计算部分响应的参考波形PR(a(n-d1))，一个减法器92，用于从根据部分响应中消除失真和后沿ISI响应所产生的波形信号y51(n-d1)中减去部分响应的参考波形PR(a(n-d))，以及一个乘法器93，用于将来自减法器92的相减结果乘以部分响应的参考波形PR(a(n-d))。
上述电平误差检测器90根据以下公式(32)计算电平误差。
{y51n-d1-PR(an-d1)}·PR(an-d1)(32)图27是定时误差检测器100的方框图。
如图所示，为定时误差检测器100被提供来自FDTS解码器18的判断结果a(n-d1)和来自分段减法器27的信号y51(n-d1)(即，从来自FF滤波器12的部分响应中消除失真和后沿ISI所产生的波形信号y51(n-d1))。
如图所示，定时误差检测器100包括一个滤波器电路101，用于根据判断结果a(n-d)计算部分响应的参考波形PR(a(n-d))，第一延迟单元102，用于将从部分响应中消除失真和后沿ISI响应所产生的波形信号y51(n-d1)延迟一个时钟，第二延迟单元103，用于将部分响应的参考波形PR(a(n-d))延迟一个时钟，第一乘法器104，用于将被延迟一个时钟的部分响应的可消除波形y51(n-d1)乘以部分响应的参考波形PR(a(n-d))，第二乘法器105，用于将被延迟一个时钟的部分响应的参考波形PR(a(n-d1))乘以部分响应的可消除波形y51(n- d1)，以及包括一个加法器106，用于将第一和第二乘法器104和105的输出相加起来。
上述定时误差检测器100根据以下公式(33)计算定时误差-y51n-d1·PR(an-d1-1)+y51n-d1-1·PR(an-d1)(33)尽管电平误差/定时误差检测电路30如上所述根据FDTS解码器18的输出来产生电平误差和定时误差，但是它还可以根据维特比解码器17的输出来产生这些误差。但是由于FDTS解码器18的响应速度高于维特比解码器17的响应速度，因此应该希望将维特比解码器17来获取用于同步检测的误差信号。
根据本实施例的自适应均衡器的效果和实验结果利用上述自适应均衡器10，通过使用数字信号处理尽可能地减少波形的不对称以及通过满足解码方法中的因果性而减少失真和后沿ISI的影响来最小化前沿ISI能够解码输入波形。从而，能够提高维特比解码的性能和FDTS解码的性能。
而且，当消除失真和后沿ISI时，自适应均衡器10能够与预测器13组合使用来进行噪声预测类型的维特比解码和噪声预测类型的FDTS解码。
而且，使用消除波形(即，从部分响应中消除失真和后沿ISI所产生的波形)，自适应均衡器10则能够根据提高判断性能的DFTS解码器的判断值进行更精确的自适应解码和电平及定时误差检测。
当进行光记录时，由于光盘的偏移将会失真输出波形，这将恶化PLL(锁相环)和解码性能。为了补偿这种失真，能够将自适应均衡器10用于均衡和误差检测。
将描述为补偿BD(蓝光光盘)的切向歪斜而做的实验结果，其中BD是使用蓝光激光器的大容量光盘。
图28、29和30是在播放一定记录密度的BD盘时，FF滤波器12输出的眼图，FF滤波器12用于分别组合旨在用于PR(111)的均衡和仅仅通常的线性均衡以及二次Volterra滤波器。
在实验中，切向歪斜是零(0)。图28示出了提供给FF滤波器12的输入数字信号的眼图，以及图29和30示出了从FF滤波器12输出的由正弦函数在采样点之间内插所产生的数字信号的眼图。应该注意到FF滤波器12的自适应均衡的目标是PR(111)。
更具体而言，图28示出了在通过模拟滤波器适当地均衡，以及通过数字单元中提供的数字PLL相位同步之后，模数转换来自BD盘的读信号所产生的输出信号的眼图，即FF滤波器12的输入信号的眼图。所以，图28所示的该波形信号还没有被FF滤波器12自适应均衡。在FF滤波器12自适应均衡该信号之前，如在本实施例中所示，它包括一个明显的垂直不对称。
而且，图29示出了当作为FF滤波器12的线性自适应均衡滤波器已经自适应均衡输入信号时，FF滤波器12的输出信号的眼图。从如图29所示的自适应均衡信号的眼图将会看出，在使用线性自适应均衡滤波器的FF滤波器12的输出信号中仍存在通过任何传统的线性自适应均衡滤波器不可校正的非线性均衡误差，并且模糊了较低的眼。即，从FF滤波器12将会知道，如果它是任何传统的类型，则不能够消除由包含在输入信号中的非线性而引起的垂直不对称。
图30是当已经通过组合用作FF滤波器12的二次自适应均衡Volterra滤波器和与Volterra滤波器并联的线性自适应均衡滤波器来自适应均衡输入信号时，FF滤波器12输出信号的眼图。从图29所示的经自适应均衡之后的输出信号的眼图将会知道，在二次自适应均衡Volterra滤波器的影响下已经相当显著地改善了该垂直不对称。所以，由于包含二次自适应均衡Volterra滤波器的FF滤波器12能够向任何其他的信号处理器提供近似线性化的信号，因此每一个信号处理器将能够相当程度近似地执行。
图31示出了为了在播放通常记录密度的BD(蓝光)中实现PR(111)，分别当波形只经受通常的线性均衡以及通过通常的线性均衡器和二次自适应均衡Volterra滤波器的组合均衡该波形时比特误码率(bER)和切向歪斜之间的关系。在图31中，当线性PR(111)的均衡波形已经经受维特比解码时，虚线(a)表示的bER，当通过通常的线性均衡器和二次Volterra滤波器的组合均衡波形并且该波形进一步经受维特比解码时，实线(b)表示的bER。图中的“标准”是定义的BD能够正常操作的bER上限。通过将bER视为该标准将会知道，当通过维特比解码器解码线性PR(111)的均衡波形时，切向歪斜余量仅仅大约是-0.3度到+0.4度。但是当使用Volterra滤波器实现维特比解码时，切向歪斜余量仅仅大约是-0.9度到+0.9度，这意味着能够保证两倍或更大的切向歪斜余量。
图32示出了在PR均衡之后，在检测点SDNR(信号失真噪声比)的测量结果和切向歪斜之间的关系。垂直轴表示SDNR，水平轴则表示切向歪斜。SDNR以dB表示将要均衡的PR检测点与检测点之间电平偏移的比率。即，较大的SDNR意味着自适应均衡器已经用较好的性能均衡了波形。应该注意到均衡的目标是PR(111)。
图32中标注“传统”的曲线(a)是使用上述Volterra滤波器通过传统的LMS算法均衡结果的绘图，以及标注“混合”的曲线(b)是使用作为包含在本发明中的FF滤波器12的Volterra滤波器复合自适应均衡结果的绘图。图32中的曲线(b)示出了在所测量切向歪斜上大约4dB的改善。
如上所述，在显著减少失真和后沿ISI的影响下，能够实现根据均衡的结果检测诸如相位误差、电平误差等等的误差。
图33示出了FDTS和维特比解码中检测结果中的bER(比特误码率)的测量结果和切向歪斜之间的关系。垂直轴表示bER，水平轴则表示切向歪斜。由于自适应均衡器用较少的误差更好地执行，因此从图33中将会看出，利用较低的bER能够获得较高性能的解码。
在图33中标注“PR(111)-vol”的图(a)是已经使用Volterra滤波器通过传统的LMS算法均衡然后通过传统的维特比解码器解码的输入波形结果的绘图。另一方面，标注“混合PR(111)-vol”的曲线(b)是使用包含在本发明中的作为FF滤波器12的Volterra滤波器已经受复合自适应均衡和遍数反馈型维特比解码的输入波形结果的绘图。从曲线(b)将会知道，由于在通常全部切向歪斜上解码性能的提高，从而提高了bER。正如通过bER轴上“标准”的线观看将会明白，将切向歪斜余量从大约-0.4度到大约+0.4度的范围提高到大约-0.8度到大约+0.8度的范围。
如上所述，能够增加与光记录盘的歪斜有关的余量并且简化了在光盘驱动器的生产过程中要进行的调准。因此，能够利用减少的成本生产出该光盘驱动器。
本领域的普通技术人员应该明白，根据设计需要和其他因素可以对本发明进行各种修改、组合和改变，这些都位于附属权利要求及其等同物的范围之内。
权利要求
1.一种自适应均衡设备，用于对来自记录或传输媒体的读信号进行部分响应均衡和最大似然解码以产生二进制信号，该设备包括滤波所述读信号的前馈滤波器；前馈滤波器控制装置，用于控制所述前馈滤波器的抽头系数；最大似然解码装置，用于对所述前馈滤波器所滤波的信号进行最大似然解码以产生所述二进制信号；滤波所述最大似然解码装置提供的二进制信号的反馈滤波器；反馈滤波器控制装置，用于控制所述反馈滤波器的抽头系数；延迟装置，用于以所述最大似然解码装置的处理时间延迟所述前馈滤波器所滤波的信号；和减法装置，用于从所述延迟装置提供的信号中减去所述反馈滤波器所提供的信号，反馈滤波器控制装置根据最大似然解码所产生的二进制信号控制所述抽头系数，以产生在二进制信号前沿之后的部分响应的失真以及在后沿之后的ISI(符号间干扰)响应；前馈滤波器控制装置控制所述抽头系数，以使得从所述减法装置提供的信号成为部分响应；以及所述前馈滤波器是一个非线性滤波器。
2.根据权利要求1所述的设备，其中所述前溃滤波器是一个Volterra滤波器，它在假定输入波形已经被展开为Volterra级数时，对输入波形进行非线性均衡。
3.根据权利要求2所述的设备，其中所述前馈滤波器控制装置根据LMS(最小均方)算法计算Volterra滤波器的抽头系数，以使得Volterra滤波器具有消除在前沿之前的ISI响应的特性。
4.根据权利要求3所述的设备，其中所述前馈滤波器控制装置通过从最大似然解码所产生的二进制信号中减去表示在前沿之后的部分响应失真和后沿之后的ISI响应的信号，将相减结果一起相乘和偏微分该相乘结果，来计算Volterra滤波器的抽头系数。
5.一种通过对来自记录或传输媒体的读信号进行部分响应均衡和最大似然解码来产生二进制信号的自适应均衡方法，所述方法包括以下步骤根据前一均衡的结果，产生在二进制信号前沿之后的部分响应失真和后沿之后的ISI(符号间干扰)响应；当将二进制信号前沿之后的部分响应失真和后沿之后的ISI响应相加起来时，通过非线性滤波器滤波所述读信号，其中已将该滤波器的抽头系数调整为将成为部分响应的响应特性；以及最大似然解码通过该非线性滤波器所滤波的信号以产生所述二进制信号。
6.根据权利要求5所述的方法，其中该前馈滤波器是一个Volterra滤波器，它在假定输入波形已经被展开为Volterra级数时，对输入波形进行非线性均衡。
7.根据权利要求6所述的方法，其中根据LMS(最小均方)算法计算Volterra滤波器的抽头系数，以提供消除前沿之前的部分响应失真和前沿之前的ISI响应的滤波器特性。
8.根据权利要求7所述的方法，其中通过从最大似然解码所产生的二进制信号中减去表示在前沿之后的部分响应失真和后沿之后的ISI响应的信号，将相减结果一起相乘和偏微分该相乘结果，来计算Volterra滤波器的抽头系数。
9.一种自适应均衡设备，用于对来自记录或传输媒体的读信号进行部分响应均衡和最大似然解码以产生二进制信号，该设备包括滤波所述读信号的前馈滤波器；前馈滤波器控制电路，用于控制所述前馈滤波器的抽头系数；最大似然解码器，用于对所述前馈滤波器所滤波的信号进行最大似然解码以产生所述二进制信号；滤波所述最大似然解码器提供的二进制信号的反馈滤波器；反馈滤波器控制电路，用于控制所述反馈滤波器的抽头系数；延迟单元，用于以所述最大似然解码器的处理时间延迟所述前馈滤波器所滤波的信号；和减法器，用于从所述延迟单元提供的信号中减去所述反馈滤波器所提供的信号，反馈滤波器控制电路根据最大似然解码所产生的二进制信号控制所述抽头系数，以产生在二进制信号前沿之后的部分响应的失真以及在后沿之后的ISI(符号间干扰)响应；前馈滤波器控制电路控制所述抽头系数，以使得从所述减法器提供的信号成为部分响应；以及所述前馈滤波器是一个非线性滤波器。
全文摘要
本发明的自适应均衡设备包括用于滤波所述读信号的前馈滤波器；最大似然解码器，用于对所述前馈滤波器滤波的信号进行最大似然解码以产生所述二进制信号；滤波所述最大似然解码器提供的二进制信号的反馈滤波器；延迟单元，用于以所述最大似然解码器的一个处理时间延迟所述前馈滤波器所滤波的信号；和减法器，用于从上述延迟单元提供的信号中减去所述反馈滤波器所提供的信号。在反馈滤波器中，根据最大似然解码所产生的二进制信号控制所述抽头系数，以产生在二进制信号前沿之后的部分响应的失真以及在后沿之后的ISI响应。在前馈滤波器中，将从所述减法器提供信号的抽头系数控制成为部分响应。
文档编号G11B20/10GK1681029SQ20051006510
公开日2005年10月12日 申请日期2005年4月8日 优先权日2004年4月9日
发明者东野哲, 梶原祥行 申请人:索尼株式会社