专利名称：用于低功率系统的半导体存储器装置的制作方法
技术领域：
本发明涉及一种半导体存储器装置；且更具体而言涉及一种用于在低供应电压之下减少功耗之半导体存储器装置。
背景技术：
一般而言，半导体存储器装置被操作于从外部电路输入之供应电压或包含于半导体存储器装置中之电压产生器所产生之低内部电压下。特别地，本领域的技术人员专注于如何在半导体存储器装置之操作速度不降低的条件下，使供应给半导体存储器装置之供应电压变低。
第1图示出常规半导体存储器装置之核心区域的方块图。
如所示，该常规半导体存储器装置包含行地址解码器20、列地址解码器30、单元(cell)区域100以及数据输入/输出块40。
单元区域100包含多个单元阵列，例如110、120、130及140，以及多个感测放大块，例如150及160。行地址解码器20接收行地址并解码该行地址以存取存储于单元区域100中之数据；且列地址解码器30接收列地址并解码该列地址以存取存储于单元区域100中之数据。数据输入/输出块40用于输出存储于单元区域100中之数据或将通过数据垫/插脚而输入之数据递送至单元区域100。
亦即，在读取操作期间，响应于行地址及列地址所存取的数据被输出至数据输入/输出块40。否则，在写入操作下，从外部电路输入的数据经由数据输入/输出块40存储在对应于行地址与列地址之单位单元中。
详言之，包含在单元区域100中的每个单元阵列，例如110，包括多个单位单元，每个都用以存储数据；且每个感测放大块，例如150，用以感测并放大从每个单元阵列输出之数据。
第2图是描述第1图中所示的单元区域100之详细结构的方块图。
如所示，第一单元阵列110包含多个位线对，例如BL及/BL，多个单元，例如CELL1、CELL2及CELL3，以及多个字线，例如WL0至WL5。此处，每个单元由一个电容器与一个晶体管构成。例如，第一单元CELL1包含耦合至板线(plate line)PL的第一电容器C0以及具有耦合至第一字线WL0的栅的第一MOS晶体管M0。第一MOS晶体管M0耦合于第一电容器C0与位线BL之间，用于响应于字线WL0将第一电容器C0连接或断开于位线BL。
此外，分别耦合至第一字线WL0及第二字线WL1且彼此相邻的第一单元CELL1及第二单元CELL2共同连接于位线BL；而位线BL耦合于包括在感测放大块150中之感测放大器152a。
为读取存储于第一单元CELL1中之数据，第一字线WL0被选择并激励；结果，第一MOS晶体管M0然后被导通。存储于第一电容器C0中之数据被递送到位线BL中。
接着，感测放大器152a通过使用位线BL与位线杠/BL之间的电位差来感测及放大所述数据，所述位线BL接收经由第一MOS晶体管M0递送之数据，而所述位线杠/BL不接收从包括在第一单元阵列110中的任何单元所输出之数据。
在上述由感测放大器152a执行之感测及放大操作之后，经放大之数据经由本地数据总线对LDB与LDBB输出至外部电路。此处，在所述感测及放大操作下，感测放大器152a确定位线BL及位线杠/BL之逻辑电平。此外，位线BL及位线杠/BL之每个逻辑电平被传送至本地数据总线LDB及本地数据总线杠LDBB的每个。
亦即，若第一单元CELL1存储处于逻辑高电平″1″的数据，即第一电容器C0充电，则在感测及放大操作之后位线BL具有供应电压VDD的电压电平，且位线杠/BL具有地GND的电压电平。否则，即若第一单元CELL1存储处于逻辑低电平″0″的数据，则在感测及放大操作之后位线BL具有地GND的电压电平，且位线杠/BL具有供应电压VDD的电压电平。
由于存储在每个单元之每个电容器中之电荷量是小的，在电荷被递送至位线BL中之后，应在每个原先单元之电容器中恢复电荷。在使用感测放大器之锁存数据完成该恢复之后，对应于原先单元之字线被去激励(inactivate)。
在此描述当存储在第三单元CELL3中之数据被读取的情形。若第三单元CELL3存储处于逻辑高电平″1″的数据，亦即第三电容器C2被充电，则在感测及放大操作之后，位线杠/BL具有供应电压VDD的电压电平，且位线BL具有地GND的电压电平。否则，亦即若第三单元CELL3存储处于逻辑低电平″0″的数据，则在感测及放大操作之后，位线杠/BL具有地GND的电压电平，且位线BL具有供应电压VDD的电压电平。
此外，在写入操作中，亦即当一输入数据存储于单元区域中时，对应于所输入之行及列地址之字线被激励，然后，存储在耦合于该字线的单元中之数据被感测和放大。之后，在感测放大器152a中，经放大之数据被替换为输入数据。亦即，输入数据被锁存于感测放大器152a中。接下来，输入数据被存储于对应于所激励之字线之单元中。若完成了存储输入数据于单元中，则对应于所输入的行与列地址之字线被去激励。
第3图是描述第1图中所示的单元区域100内之每个单元阵列及每个感测放大块之间的连接的方块图。特别地，该常规半导体存储器装置具有共享位线感测放大器结构。在此，所述共享位线感测放大器结构指的是两个相邻单元阵列耦合至一个感测放大块。
如所示，有多个单元阵列110、130和180及多个感测放大块150和170。第一感测放大块150耦合至第一单元阵列110及第二单元阵列130；而第二感测放大块170耦合于第二单元阵列130及第三单元阵列180。
若一个单元阵列耦合于一个感测放大块，则该感测放大块包含多个感测放大器，每个对应于包括在该单元阵列中之每个位线对。亦即，包含在感测放大块中之感测放大器数目与包含在单元阵列中之位线数目相同。然而，参照第3图，由于在共享位线感测放大器结构下，两个单元阵列保持公用的一个感测放大块，故感测放大块具有每个对应于每两个位线对的感测放大器的数目。就是说，包含在感测放大块中之感测放大器的数目可以减半。
在用于实施较高度集成电路的共享位线感测放大器结构下，感测放大块，例如150，进一步包含第一连接块151以及第二连接块153。由于感测放大块被共同耦合于两个相邻单元阵列110及130，故应有用于将第一感测放大块150连接或断开于两个相邻单元阵列110与130之一的控制。第一及第二连接块151及153每个具有多个开关单位，例如晶体管。第一连接块151中之多个晶体管，例如MN1至MN4，根据第一连接控制信号BISH1而导通或关断；且第二连接块153中的多个晶体管，例如MN5至MN8，根据第二连接控制信号BISL1而导通或关断。
例如，若第一连接控制信号BISH1被激励，则包含在第一连接块151中之全部晶体管导通，即第一单元阵列110耦合至第一感测放大块150之感测放大器块152。否则，若第二连接控制信号BISL1被激励，则包含在第二连接块153中之全部晶体管导通，即第二单元阵列130耦合至第一感测放大块150之感测放大器块152。
同样，另一个感测放大块170包含多个感测放大器及两个连接块，其响应于其它连接控制信号BISH2及BISL2而受控以便于将感测放大块170之感测放大器块连接或断开于两个相邻单元阵列130及180之一。
而且，除了连接块及感测放大器以外，每个感测放大块，例如150，进一步包含预充电块及数据输出块。
第4图是描述第2图中所示的感测放大块150之方块图。
如所示，感测放大块150包含感测放大器152a、预充电块155a、第一及第二均衡块154a及157a、以及数据输出块156a。
感测放大器152a接收电源信号SAP及SAN以便于放大位线BL与位线杠/BL之间的电位差。当感测放大器152a未被激励时，在由预充电信号BLEQ使能时，预充电块155a用于将位线对BL及/BL预充电一位线预充电电压VBLP。响应于预充电信号BLEQ，第一均衡块154a使位线BL之电压电平与位线杠/BL之电压电平相同。类似于第一均衡块154a，第二均衡块157a亦被用于使位线BL之电压电平与位线杠/BL之电压电平相同。最后，基于从列地址产生之列控制信号YI，数据输出块156a输出由感测放大器152a放大之数据至本地数据总线对LDB及LDBB。
在此，感测放大块150进一步包含两个连接块151a及153a，每个分别依据连接控制信号BISH及BISL将感测放大器152a而连接或断开于相邻单元阵列之一。
第5图是示出所述常规半导体存储器装置之操作的波形。以下参照第1图至第5图详述该常规半导体存储器装置之操作。
如所示，读取操作可分为四个步骤预充电步骤、读取步骤、感测步骤及恢复步骤。同样，写入操作非常类似于读取操作。然而，写入操作包含写入步骤而非读取操作中之读取步骤，并且更详细地，并非所感测及放大之数据不输出，而是来自外部电路之输入数据在感测步骤期间被锁存于感测放大器中。
以下假设一单元之电容器被充电，即存储逻辑高数据″1″。此处，符号′SN′指的是在所述单元之电容器中充电的电位电平。另外，感测放大块中之两个连接块之一被激励而另一个被去激励。结果，感测放大块耦合至两个相邻单元阵列之一。
在预充电步骤中，位线BL及位线杠/BL由位线预充电电压VBLP加以预充电。这时所有字线被去激励。一般而言，位线预充电电压VBLP是1/2核心电压，即1/2Vcore＝VBLP。
当预充电信号BLEQ被激励为逻辑高电平时，第一及第二均衡块154a及157a亦被使能。因此，位线BL及位线杠/BL被预充电为1/2核心电压。此处，第一及第二连接块151a及153a亦被激励，即包括在第一及第二连接块151a及153a中之全部晶体管导通。
在读取步骤中，读取命令被输入并加以实施。此处，若第一连接块151a耦合于第一单元阵列110且第二连接块153a耦合于第二单元阵列130，则当第一连接块151a被激励而第二连接块153a被去激励时，感测放大器152a耦合于第一单元阵列110。否则，当第二连接块153a被激励而第一连接块151a被去激励时，感测放大器152a耦合至第二单元阵列130并断开于第一单元阵列110。
此外，对应于所输入地址之字线由供应电压VDD或高电压VPP拉激励，直到恢复步骤为止。
此处，为激励字线，通常使用高电压VPP，这是因为要求供应电压VDD变低且半导体存储器装置之操作速度变快。
若字线被激励，则对应于该字线之单元之MOS晶体管导通；且存储于所述单元中之电容器内之数据被递送至位线BL中。
因此，由1/2核心电压预充电之位线BL被提升一预定电压电平ΔV。此处，虽然电容器被充电为核心电压Vcore，但位线BL之电压电平无法增加至核心电压Vcore，这是因为电容器之电容Cc小于位线BL之寄生电容(worm capacitance)Cb。
参照第5图，在读取步骤中，应理解位线BL之电压电平被增加预定电压电平ΔV，且符号′SN′亦减小至该电压电平。
此时，亦即当数据被递送至位线BL中时，没有数据被递送至位线杠/BL，并且位线杠/BL然后保持1/2核心电压电平。
接着在感测步骤中，第一电源信号SAP被供以核心电压Vcore且第二电源信号SAN被供以地GND。然后通过使用第一及第二电源信号SAP及SAN，感测放大器可以放大位线BL与位线杠/BL之间的电压差，即电位差。此时，位线BL及位线杠/BL之间的相对高侧被放大至核心电压Vcore；而位线BL及位线杠/BL之间的另一侧，即相对低侧，被放大至地GND。
此处，位线BL之电压电平高于位线杠/BL之电压电平。亦即在位线BL及位线杠/BL被放大之后，位线BL被供以核心电压Vcore且位线杠/BL被供以地GND。
最后，在恢复步骤中，用于将位线BL提升预定电压电平ΔV的在读取步骤中从电容器输出之数据被恢复于原先的电容器中。亦即，该电容器被再充电。在恢复步骤之后，对应于电容器之字线被去激励。
接着，所述常规半导体存储器装置再次执行预充电步骤。亦即，第一及第二电源信号SAP及SAN分别被供以1/2核心电压Vcore。此外，预充电信号BLEQ被激励并且输入至第一及第二均衡块154a及157a以及预充电块155a。此时，感测放大器152a通过第一及第二连接块151a及153a耦合至两个相邻单元阵列，例如110与130。
随着半导体存储器装置之设计技术的快速发展，用于操作半导体存储器装置的供应电压之电压电平变低。然而，虽然供应电压之电压电平变低，但要求半导体存储器装置之操作速度变快。
为了实现有关半导体存储器装置操作速度之要求，半导体存储器装置包含一内部电压产生器，用以产生具有比供应电压VDD低之电压电平的核心电压Vcore，以及具有比核心电压Vcore高之电压电平的高电压VPP。
至目前为止，可通过借助使用克服供应电压VDD之电压电平减小的上述方式而无需任何其他特定方法来实施制造半导体存储器装置的纳米级(nano-scale)技术而实现所要求之操作速度。
例如，尽管供应电压之电压电平从大约3.3V降低为大约2.5V或2.5V以下，如果基于从大约500nm至大约100nm来实施纳米级技术，则实现所要求之操作速度。这意味着半导体存储器装置更为集成化。亦即随着纳米级技术之升级，即发展，包含在半导体存储器装置内之所制造的晶体管之功耗被减小，且若供应电压之电压电平未减小，则所制造之晶体管的操作速度亦变快。
然而，对于基于100纳米以下之纳米技术，发展纳米技术是很困难的。亦即，存在对半导体存储器装置越来越集成化的限制。
此外，供应电压之所要求的电压电平变低，例如从大约2.0V至大约1.5V或甚至大约1.0V。因此，仅通过发展纳米技术无法达到有关供应电压之要求。
若输入于半导体存储器装置之供应电压的电压电平低于预定电压电平，则包含在半导体存储器装置内之每个晶体管之操作裕度将不足；且结果，所要求之操作速度无法满足且半导体存储器装置之操作可靠性无法保证。
另外，感测放大器需要较多时间来稳定放大位线BL与位线杠/BL之间的电压差，这是因为晶体管之预定导通电压，即阈电压保持在低供应电压以下。
再者，若在位线对BL及/BL处产生噪声，则位线BL及位线杠/BL之每个电压电平在1/2核心电压Vcore上波动，亦即增加或减小一预定电平。就是说，当供应电压之电压电平变低时，小噪声可严重影响半导体存储器装置之操作可靠性。
因此，存在对将供应电压之电压电平减小在预定电平以下的限制。
此外，随着半导体存储器装置更加集成化，晶体管之尺寸变小，且晶体管之栅与位线之间的距离变得愈来愈近。结果，产生了泄放电流(bleed current)。在此，泄放电流指的是晶体管之栅与位线之间的一种泄漏电流，这是由于晶体管之栅与位线之间的物理距离在一预定值以下。
第6图是描述半导体存储器装置之单位单元以便示出泄放电流之原因的横截面图。
如所示，所述单位单元包含基板10、装置隔离层11、源与漏区12a与12b、栅电极13、位线17、电容器14至16以及绝缘层18与19。在此，符号′A′指的是晶体管之栅电极13与位线17之间的距离。
由于制造半导体存储器装置之纳米技术的快速发展，晶体管之栅电极13与位线17之间的距离，亦即′A′变短。
在预充电步骤中，位线BL被供以1/2核心电压，且栅电极13，即字线，被供以地。
若单位单元中之栅电极13及位线17因为在制造过程中发生错误而造成电子性短路，则在预充电步骤期间电流连续流动，并且功耗增加。在此情况下，半导体存储器装置包括多个附加的单位单元以取代位线与栅电极发生电子性短路之单位单元。此时，以字线基础用附加单元代替错误单元。
否则，若在制造过程中无错误发生，亦即在半导体存储器装置的任何单元中，位线17与栅电极13未发生电子性短路，则没有泄放电流。然而，若晶体管之栅电极13与位线17之间的距离，即′A′太短而在制造过程中无任何错误，则泄放电流产生并流动。
最近，有关如何在低功率条件下操作半导体存储器装置是很重要的。如果上述泄放电流产生，则不应理解具有该泄放电流之半导体存储器装置适用于系统，虽然该半导体存储器装置可正常操作。
为了减小泄放电流的量，建议在晶体管之栅电极与位线之间添加电阻器。然而，虽然电阻器可以减小小量泄放电流，但这对于减小及防止泄放电流之流动不是有效且基本的。
另一方面，若一位线对被预充电为地，则一去激励之字线之电压电平与该位线对之电压电平相同，于是位线对与字线之间没有泄放电流。
然而，若位线对被预充电为地，则在数据输出至本地数据线对之后，在位线对再次预充电之前，位线对中的一个被供以供应电压且位线对中的另一个被供以地。接着，为了将位线对预充电为地，被供以供应电压的位线对中的一个被放电至地。亦即，具有供应电压电平的位线对中的一个被下拉至地电平。结果，另外发生了的功耗。
若半导体存储器装置使用本领域技术人员众所周知的半预充电方法，即一种使用半供应电压1/2VDD作为位线预充电电压之方法，则分别放大至供应电压及地的位线对中的一个和另一个被均衡以再次预充电位线对。此后，半供应电压1/2VDD连续供应给位线对。
在此情况下，当位线对再次预充电为地时，没有附加的功耗发生。
然而，若半供应电压1/2VDD用作位线预充电电压，则位线对与去激励之字线之间产生泄放电流。因此，在低功率系统或被供以低电平供应电压之系统下，采用半预充电方法之半导体存储器装置是不适当的。亦即，很难将采用半预充电方法之半导体存储器装置应用于低功率系统。
发明内容
因此，本发明之目的是提供一种半导体装置，用以减小预充电操作期间之功耗，并且防止泄放电流产生以由此减小功耗。
因此本发明之另一个目的是提供一种用于在低功率条件下以快速度操作的半导体装置。
根据本发明的一方面，提供了一种半导体存储器装置，用于响应于所输入之地址及命令来输出或存储数据，包括第一单元阵列，用于输出数据至位线与位线杠之一；第一基准单元块，用于输出基准信号至所述位线与位线杠的另一个；感测放大块，用于感测并放大所述位线与该位线杠之间的电压差；以及浮置控制块，用于当预充电命令信号被激励时，浮置所述位线及位线杠。
根据本发明之另一方面，提供了一种基于所输入地址与所输入命令来执行半导体存储器装置之读取操作及写入操作之方法，包含如下步骤a)将存储于单元阵列中之数据递送至位线与位线杠之一中；b)将从基准单元块所产生之基准信号递送至所述位线与位线杠的另一个中；c)通过使用一低电压与一高电压，感测并放大所述数据与所述基准信号之间的电压差；以及d)响应于预充电命令信号来浮置所述位线及位线杠。
根据结合附图进行的下面优选实施例之描述，本发明之上述及其它目的以及特征将变得显而易见，在附图中第1图是示出常规半导体存储器装置之核心区域的方块图；第2图是描述第1图中所示的单元区域之详细结构的方块图；第3图是描述包括在第1图中所示的单元区域中之每个单元阵列与每个感测放大块之间的连接之方块图；第4图是描述第2图中所示的感测放大块150之方块图；第5图是示出所述常规半导体存储器装置之操作之波形；第6图是一横截面图，其描述半导体存储器装置之单位单元以便于示出泄放电流之原因；第7图是示出根据本发明之半导体存储器装置之方块图；第8图是一方块图，其描述根据本发明之实施例在第7图中所示之基准单元块；第9图是描述第7图中所示的感测放大块之电路图；第10图是示出第7图中所示的半导体存储器装置之操作之波形；第11图是示出第7图中所示的半导体存储器装置之详细操作之波形；并且第12图是描述依本发明之另一个实施例在第7图中所示之感测放大块之方块图。
具体实施例方式
以下将参照附图来详述根据本发明在低功率条件下操作的半导体存储器装置。
第7图是示出根据本发明之半导体存储器装置之方块图。
如所示，所述半导体存储器装置包含第一至第四基准单元块400a至400d，第一及第二单元阵列300a及300b，以及第一及第二感测放大块200a及200b。具体而言，第一及第二基准单元块400a及400b分别耦合于第一单元阵列300a之第一位线BLn及第二位线BLn+1。此外，第三及第四基准单元块400c及400d分别耦合于第二单元阵列300b之第一位线杠/BLn及第二位线杠/BLn+1。
另外，所述半导体存储器装置包含第一及第二浮置控制块500a及500b，当预充电命令信号BLEQ被激励时，每个用于浮置位线，例如BLn，以及位线杠，例如/BLn。
详言之，第一浮置块500a具有多个MOS晶体管，用于浮置包括在第一单元阵列300a中的每个位线BLn，以由此均衡位线BLn的每个电压电平。响应于预充电命令信号BLEQ，包括在第一浮置块500a中的每个MOS晶体管被导通。结果，如果预充电命令信号BLEQ被激励，则每个位线耦合于浮置线FLOAT，而后每个位线之电压电平得以均衡。
同样，第二浮置块500b具有多个MOS晶体管，用以浮置包括在第二单元阵列300b中的每个位线杠/BLn，以由此均衡位线杠/BLn的每个电压电平。响应于预充电命令信号BLEQ，包括在第二浮置块500b中的每个MOS晶体管被导通。结果，如果预充电命令信号BLEQ被激励，则每个位线耦合于浮置线FLOAT，然后各位线杠之电压电平得以均衡。
在根据本发明之半导体存储器装置中，在预充电时段内，即当预充电命令信号BLEQ被激励时，任何电压不被供应于包括在每个单元阵列中的每个位线或每个位线杠。因此，若该半导体存储器装置具有浮置块，例如500a，则单元阵列中的每个位线之电压电平可被均衡。
然而，若没有必要均衡单元阵列中的每个位线之电压电平，则该半导体存储器装置不需要包含浮置块。若半导体存储器装置中没有浮置块，则在预充电时段内每个位线具有不同的电压电平。在此情况下，若在数据信号被加载到所述位线及位线对之一时有电压差，则感测放大器可感测并放大所述位线和位线对之间的电压差。因此，数据读取/写入操作或刷新操作在单元阵列中的每个位线具有不同电压电平的上述条件下执行。
此处，每个单元阵列，例如300a，包含多个单位单元，每个用于响应于所输入之地址及命令来存储数据及输出该数据至位线与位线杠之一；且感测放大块200用于感测并放大从每个单元阵列所输出之数据。第一单元阵列300a经由多个位线，例如BLn及BLn+1，耦合至感测放大块200。第二单元阵列300b经由多个位线杠，例如/BLn及/BLn+1，耦合至感测放大块200。
详言之，包括在第一及第二单元阵列300a及300b中的每个单位单元由例如Cap1的电容器与例如TC1的晶体管构成。
第一及第二基准单元块400a及400b用于经由多个位线，例如BLn及BLn+1，以及多个位线杠，例如/BLn及/BLn+1而供应基准信号至感测放大块200。
第8图是描述第7图中所示之第一及第二基准单元块400a及400b之方块图。
如所示，第一基准单元块400a包含第一电容器RC1，用以接收基准供应电压VCP，以由此产生基准信号；第一晶体管RT1，用以响应于基准选择信号REF_SEL来传送所述基准信号；以及第二晶体管RT_PCG1，用以响应于基准单元预充电信号REF_PCG来对第一电容器RC1充电。
同样，第二基准单元块400b包含第二电容器RC2，用以接收基准供应电压VCP，以由此产生基准信号；第三晶体管RT2，用以响应于反向(inverse)基准选择信号/REF_SEL来传送所述基准信号；以及第四晶体管RT_PCG2，用以响应于反向基准单元预充电信号来对电容器充电。
此处，第一及第二电容器RC1及RC2的每个电容与包括在第一及第二单元阵列300a及300b中的每个单位单元之电容相同。
另外，基准供应电压VCP是供应电压VDD，1/2供应电压1/2VDD以及地GND之一。在本发明中，基准供应电压VCP之电压电平与单位单元之板电压PL之电压电平相同。
此外，第一及第二基准单元块400a及400b之数目根据包括在第一单元阵列300a中之位线BL的数目来确定。此处，第一及第二基准单元块400a及400b之总数与包括在第一单元阵列300a中之位线BLn及BLn+1之总数相同，且第三及第四基准单元块400c及400d之总数与包括在第二单元阵列300b中之位线杠/BLn及/BLn+1之总数相同。
例如，若有1024数目之位线包含于第一单元阵列300a中，则基准单元块之数目为1024。
根据本发明之半导体存储器装置中，当第二单元阵列300b经由位线杠/BLn输出数据至感测放大器210时，第一基准单元块400a输出基准信号至位线BLn。同样，当第一单元阵列300经由位线BLn输出数据至感测放大器210时，第三基准单元块400c输出基准信号至位线杠/BLn。
第9图是描述第7图中所示的感测放大块200a之电路图。
如所示，感测放大块200a包含预充电块220、第一及第二连接块250a及250b、感测放大器210、子感测放大器230以及数据输出块240。在第7图中所示之半导体存储器装置中，两个相邻单元阵列，即300a及300b，耦合于感测放大块200a。
详言之，包括在第一单元阵列300a中之单位单元经由位线BLn耦合至感测放大器210，而包括在第二单元阵列300b中之单位单元经由位线杠/BLn耦合至感测放大器210。此处，第一预充电块220a及第一连接块250a位于第一单元阵列300a与感测放大器210之间。同样，第二预充电块220b及第二连接块250b位于第二单元阵列300b与感测放大器210之间。
感测放大器210接收第一电源信号SAP以及第二电源信号SAN，用以放大位线BLn与位线杠/BLn之间的电位差，即电压差。当感测放大器210被激励时，高电压VPP作为第一电源信号SAP输入，且低电压VBB作为为第二电源信号SAN输入。若感测放大器210被去激励，则地GND或低电压VBB作为第一电源信号SAP输入，且1/2供应电压，即半VDD，作为第二电源信号SAN输入。
在此，高电压VPP具有比从外部电路所输入之供应电压VDD高的电压电平；且低电压VBB具有比地GND低的电压电平。
此外，感测放大块210包含第一及第二连接块250a及250b，每个用以将加载于位线或位线杠中的数据递送至感测放大器中，并且防止低电压VBB递送至分别耦合到单元阵列之位线及位线杠中。
举例而言，若响应于所输入之命令，存储于第一单元阵列300a中的数据经由位线BL而输出，则第一连接块250a被激励。结果，所述数据可递送至感测放大器210。然后，为了防止低电压供应至连接于第一单元阵列300a之位线BL，在感测放大器感测并放大位线BL与位线杠/BL之间的电压差的过程中，第一连接块250a被去激励。同样，若响应于所输入之命令，存储于第二单元阵列300b中的数据经由位线杠/BL而输出，则第二连接块250b被激励。结果，数据可递送至感测放大器210。然后为了防止低电压VBB供应至连接于第二单元阵列300b之位线杠/BL，在感测放大器感测并放大位线BL及位线杠/BL之间的电压差的过程中，第二连接块250b被去激励。
此外，感测放大块200包含子感测放大器230，其放大位线BL及位线杠/BL之一以防止基于低电压VBB的数据损坏。
详言之，子感测放大块230包含第一NMOS晶体管TSB1，其具有栅、漏与源，所述栅耦合至位线杠/BL，所述源用以接收位线电压控制信号BLPD，而所述漏耦合至位线BL；以及第二NMOS晶体管TSB2，其具有栅、漏与源，所述栅耦合至位线BL，所述源用以接收位线电压控制信号BLPD，而所述漏耦合至位线杠/BL。
另外，当位线感测放大器210被激励时，位线电压控制信号BLPD作为地被输入至子感测放大器230。
当感测放大器210不被激励时，在由预充电命令信号BLEQ使能时，第一预充电块220用以均衡位线BL与位线杠/BL的每个电压电平。
最后，响应于根据所输入之列地址之列选择信号YI，数据输出块240输出感测放大器210所放大之数据至本地数据线对，即LDB与LDBB。
亦即，在感测放大块210通过使用高电压VPP及低电压VBB来感测并放大数据之后，该数据被递送至本地数据线对。就是说，高电压VPP及低电压VBB分别作为第一电源信号SAP及第二电源信号SAN输入。接着，预充电块220被激励以均衡位线BL及位线杠/BL。在本发明中，即使预充电块220被激励，亦没有电压供应给位线BL及位线杠/BL。
感测放大块210包含第一及第二PMOS晶体管TS1及TS2，以及第一及第二NMOS晶体管TS3及TS4。
第一PMOS晶体管TS1具有栅、漏与源，所述栅耦合至感测放大位线杠SA_/BL，所述源用以接收第一电源信号SAP，而所述漏耦合至感测放大位线BL_SA_BL。且第二PMOS晶体管TS2具有栅、漏与源，所述栅耦合至感测放大位线SA_BL，所述源用以接收第一电源信号SAP，而所述漏耦合至感测放大位线杠SA_/BL。
第一NMOS晶体管TS3具有栅、漏与源，所述栅耦合至感测放大位线杠SA_/BL，所述源用以接收第二电源信号SAN，而所述漏耦合至感测放大位线SA_BL；且第二NMOS晶体管TS4具有栅、漏与源，所述栅耦合至感测放大位线SA_BL，所述源用以接收第二电源供应信号SAN，而所述漏耦合至感测放大位线杠SA_/BL。
在由感测放大器210放大之后，数据经由数据输出块240传送至本地数据线LDB及本地数据线杠LDBB。
数据输出块240用于将感测放大块210所放大之数据递送至本地数据线LDB与本地数据线杠LDBB中，或经由本地数据线LDB与本地数据线杠LDBB递送所输入之数据至感测放大块210中。
详言之，数据输出块240包含第一及第二MOS晶体管TO1及TO2。第一MOS晶体管TO1耦合于位线BL与本地数据线LDB之间，用以响应于根据所输入列地址之列控制信号YI来递送感测放大器210所放大之数据至本地数据线LDB中，或经由本地数据线LDB递送所输入之数据至感测放大块210中。此外，第二MOS晶体管TO2耦合于位线杠/BL与本地数据线杠LDBB之间，用以响应于列控制信号YI来递送感测放大器210所放大之数据至本地数据线杠LDBB中，或经由本地数据线杠LDBB递送所输入之数据至感测放大块210中。
第10图是示出第7图中所示的半导体存储器装置之操作的波形。此外，第11图是示出第7图中所示的半导体存储器装置之详细操作之波形。
以下参照第7图至第11图详细描述根据之半导体存储器装置之操作。
在所述半导体存储器装置中，在预充电时段内，任何电压不被供应给位线，例如BLn，以及位线杠，例如/BLn。亦即，若预充电命令信号BLEQ被激励，则位线及位线杠的每个被浮置。
另外，根据本发明之半导体存储器装置使用高电压VPP及低电压VBB而不是供应电压VDD及地GND来放大位线BL与位线杠/BL之间的电压差。在此，高电压VPP比供应电压VDD高，且低电压VBB比地GND低。
参照第10图及第11图，读取或写入操作可分为四个步骤预充电步骤、读取步骤、感测步骤及恢复步骤。具体而言，如第10图所示，详细描述了基准单元块之操作。在基准单元块中描述了节点RN1与RN2的每个电压电平。在预充电步骤期间，每个基准单元块的每个电容器被充电至半VDD，即1/2供应电压。然后，在读取步骤、感测步骤及恢复步骤期间，亦即当预充电命令信号BLEQ被去激励时，响应于反向基准选择信号/REF_SEL，从每个基准单元块输出之基准信号被输出。
此处，节点RN1与RN2的每个电压电平可根据基准供应电压VCP而加以调节。举例而言，如第10图所示，节点RN1与RN2的每个电压电平可在从地至半VDD之范围中变化。此处，基准供应电压VCP可根据从基准单元块所输出之基准信号之所需电压电平而加以调节。
此外，基准供应电压VCP之电压电平与板电压PL之电压电平相同，以将具有从单元阵列所输出之数据的半电平之基准信号供应至位线与位线杠之一。
亦即，为了稳定的操作，由供应给位线及位线杠之一的基准信号所造成之提升电平是由单元阵列所输出之数据造成的提升电平的一半。
例如，若假设供应电压VDD约为1.0V且由数据所造成之提升电平约为0.2V，则位线BL及位线杠/BL的每个电压电平被保持为大约0.5V。
虽然因恢复步骤之后的预充电步骤较长，位线BL及位线杠/BL的每个电压电平减小至大约0.3V，但若数据加载至位线BL，则位线BL变为大约0.5V(0.3V+0.2V)且位线杠/BL变为大约0.4V(0.3V+0.1V)，这是因为由基准信号所造成之提升电平是由数据所造成的提升电平的一半。
参照第11图，以下假设包含于第一单元阵列300a中耦合于位线BL之单元之电容器被充电，即存储逻辑高数据″1″。
具体而言，根据本发明之半导体存储器装置中之位线BL及位线杠/BL被浮置于从半供应电压1/2VDD至地GND的范围内。此外，参照第7图，半导体存储器装置具有一开式(open)位线结构。
在预充电步骤t0′，位线BL及位线杠/BL被浮置。此时，全部字线被去激励。亦即，在预充电步骤t0′期间，若激励为高电压VPP的预充电信号BLEQ被保持，则位线BL及位线杠/BL的每个电压电平被均衡。
详言之，在恢复步骤t4′，即数据被递送到本地数据总线对中并且被恢复于原先单元中之后，位线BL及位线杠/BL之电压电平缓慢减小，这是因为在预充电步骤t0′期间，任何电压不供应给位线BL及位线杠/BL。结果，在预充电步骤t0′期间，位线BL及位线杠/BL之电压电平将在从半供应电压1/2VDD至地GND的范围内变化。
在读取步骤t1′，读取命令被输入并执行，而后对应于所输入地址之字线WL由高电压VPP激励，直到恢复步骤为止。此处，为激励字线，通常使用高电压VPP，这是因为要求供应电压VDD变低且半导体存储器装置之操作速度变快。
若字线WL被激励，则对应于该字线之单元之MOS晶体管被导通；且包含在第一单元阵列300a中之单元之电容器中所存储之数据被递送至位线BL中。此时，输入到预充电块220之预充电信号BLEQ被去激励。
同时，当第一单元阵列300a输出所存储之数据至位线BL时，响应于反向基准选择信号/REF_SEL，耦合至位线杠/BL的第二基准单元块400b将具有所述单元之电容器中所存储之数据之1/2电压电平的基准信号输出至位线杠/BL。
否则，当第二单元阵列300b输出所存储之数据至位线杠/BL时，响应于基准控制信号REF_SEL，耦合至位线BL的第一基准单元块400a将具有包含在第二单元阵列300b中之单元之电容器中所存储之数据的1/2电压电平之基准信号输出至位线BL中。
参照第11图，在读取步骤t1′，应理解位线BL及位线杠/BL的每个电压电平被增加了每个预定电压电平，例如大约两倍电压电平。
接着，在感测步骤期间之第一及第二感测步骤t2及t3，第一电源信号SAP被供以高电压VPP且第二电源信号SAN被供以低电压VBB。在此，供应电压VDD可作为第一电源信号SAP输入。
在第一感测步骤t2，感测放大器210可提供使用第一及第二电源信号SAP及SAN来放大位线BL与位线杠/BL之间的电压差，即电位差。此时，位线BL及位线杠/BL之间的相对高侧被放大至高电压VPP；而位线BL与位线杠/BL之间的另一侧，即相对低侧，被放大至地GND。然后，经放大之电压差被锁存于感测放大器210中。特别地，该感测放大器放大电压差可以比常规感测放大器快，这是因为使用高电压VPP及低电压VBB而非供应电压VDD及地GND。
此处，位线BL之电压电平高于位线杠/BL之电压电平。亦即，在位线BL及位线杠/BL经过放大后，位线BL保持高电压VPP之电压电平。然而，即使位线杠/BL可暂时放大至低电压VBB，位线杠/BL仍保持地GND之电压电平，这是因为第二连接块250b被去激励，即关断。就是说，由于位线杠/BL预充电为具有比低电压VBB高之电压电平的地GND，感测放大器210中之位线杠/BL不被放大至低电压VBB。结果，第一单元阵列300a中之位线BL之电压电平可保持为地GND。
此处，第一及第二连接块250a及250b用于防止低电压VBB递送至第二单元阵列300b中之位线杠/BL中。如第11图所示，所述单元阵列之位线及位线杠BL与/BL有别于感测放大器210之位线及位线杠BLSA_BL与SA_/BL。
此外，由于第二单元阵列300b中的位线BL所产生之寄生电容相对较大，流经包括在第二连接块250b中之晶体管之电流量是小的。因此，在感测步骤t2及t3以及恢复步骤t4期间，第二单元阵列300b中之位线杠/BL之电压电平保持为地GND。
同样，在位线BL放大至低电压VBB的情况中，第一连接块250a被去激励，以防止低电压VBB递送到第一单元阵列300a中之位线BL中。
若低电压VBB递送至第一或第二单元阵列300a或300b中之位线BL或位线杠/BL中，则从第一或第二单元阵列300a或300b感测的数据被损坏，亦即加载于位线BL或位线杠/BL中的电荷被放电。因此，防止的是低电压VBB经由第一或第二连接块250a或250b传送至第一或第二单元阵列300a或300b。如第11图所示，所述单元阵列之位线及位线杠BL与/BL之电压电平未减小至低电压VBB。
亦即，低电压VBB被用以增加感测放大器210之操作速度但被禁止传送至第一及第二单元阵列300a及300b。
然而，第一及第二连接块250a与250b无法完全防止低电压VBB被传送至单元阵列中。因此，根据本发明之半导体存储器装置进一步包含子感测放大器230，用以放大位线BL及位线杠/BL之一，以防止基于低电压VBB之数据损坏。即使低电压VBB传送至单元阵列之位线BL及位线杠/BL之一，子感测放大器230仍可将被减小至低电压电平的位线BL及位线杠/BL之一提升至地GND。
详言之，若数据加载至位线BL，则在感测步骤之后，位线BL变为高电压电平VPP且位线杠/BL变为地GND。此时，若位线杠/BL增加至地GND以上的预定电压或减小至低电压VBB，则子感测放大器230将位线杠/BL调节至地GND，这是因为第二NMOS晶体管TSB2由位线BL之电压电平导通。
此处，在感测步骤t2′及t3′以及恢复步骤t4′期间，激励为地GND的位线电压控制信号BLPD被输入至子感测放大器230。
在第一感测步骤t2之后的第二感测步骤t3期间，感测放大器210连续接收第一及第二电源信号SAP及SAN，而后，位线BL之电压电平被稳定化为高电压VPP。另外，根据所输入列地址之I/O控制信号Yi被激励为逻辑高电平。响应于所激励之I/O控制信号Yi，数据输出块240将加载于位线BL及位线杠/BL之每个电压电平，即数据递送至本地数据线LDB以及本地数据线杠LDBB中。
此处，当任何数据不被递送时，本地数据线LDB及本地数据线杠LDBB以1/2核心电压Vcore来预充电。然后，当数据递送至本地数据线LDB及本地数据线杠LDBB中时，本地数据线杠LDBB之电压电平暂时减小至地GND，这是因为位线杠之电压电平是地GND。
最后，在恢复步骤t4，用以将位线BL提升预定电压电平的在读取步骤期间从电容器输出之数据被恢复于原先的电容器。亦即，电容器被再充电。在恢复步骤t4之后，对应于所述电容器之字线WL被去激励。
在恢复步骤之后，地GND被供应给感测放大器210作为第一及第二电源信号SAP及SAN。
在常规半导体存储器装置中，因为当任何数据经由本地数据线LDB及本地数据线杠LDBB传送时，本地数据线LDB及本地数据线杠LDBB被预充电为供应电压VDD或1/2供应电压1/2VDD，故由感测放大器210放大至地GND之位线杠/BL之电压电平由数据输出块240增加至一预定电平。
因此，为了将位线杠/BL之预定电平恢复至地GND，常规半导体存储器装置具有足够的时间用于恢复步骤。否则，在恢复步骤，错误数据可被恢复于第一或第二单元阵列300a或300b之原先单元中。举例而言，当原先数据为″0″时，恢复数据可变为″1″。因此，在常规半导体存储器装置中，花费足够的时间，即相对长之时间来执行恢复步骤t4。
然而，在本发明中，感测放大器210中之位线杠/BL被放大至低电压VBB，其具有比地GND低之电压电平。因此，由于该低电压VBB，若供应电压VDD或半供应电压，即1/2VDD，被供应给感测放大器210中之位线杠/BL，则位线杠/BL之电压电平几乎不增加。
因此，在根据本发明之半导体存储器装置中，恢复步骤t4之时段可予以减小。
接着，半导体存储器装置再次执行预充电步骤t5。另外，预充电信号BLEQ被激励并输入至预充电块220。此时，感测放大器210耦合至两个相邻单元阵列，即300a及300b。结果，位线BL与位线杠/BL被浮置，且位线BL与位线杠/BL之电压电平被均衡。然后，位线BL与位线杠/BL的每个电压电平变低，这是因为任何电压不被供应给位线BL及位线杠/BL。
以下假设耦合于位线BL之第一单元阵列300a中所包括之单元之电容器被充电，亦即存储逻辑低数据″0″。
同样，在预充电步骤t0，位线BL与位线杠/BL被浮置为介于地GND和半供应电压1/2VDD之间的预定电压电平，。
在读取步骤t1，读取命令被输入并加以执行，然后对应于所输入地址之字线WL由供应电压VDD或高电压VPP激励，直到恢复步骤为止。
若字线WL被激励，则对应于该字线之单元之MOS晶体管导通；且包括在第一单元阵列300a中的单元之电容器中所存储之数据被递送至位线BL中。此时，输入到预充电块220之预充电信号BLEQ被去激励。然而，由于所述数据是逻辑低电平″0″，故位线BL之电压电平不改变，亦即维持为地GND。
同时，当第一单元阵列300a输出所存储之数据至位线BL时，响应于反向基准控制信号/REF_SEL，耦合于位线杠/BL之第二基准单元块400b输出基准信号至位线杠/BL，该基准信号具有存储于单元之电容器中之数据的1/2电压电平。
接下来，在该感测步骤之第一感测步骤t2，第一电源信号SAP被供以高电压VPP，且第二电源信号SAN被供以低电压VBB。然后，感测放大器210可通过使用第一及第二电源信号SAP及SAN，即高电压VPP及低电压VBB，来放大位线BL与位线杠/BL之间的电压差，即电位差。此时，位线BL与位线杠/BL之间之相对高侧被放大至高电压VPP；而位线BL与位线杠/BL之间的另一侧，即相对低侧，被放大至地GND。
此处，第一及第二连接块用以防止低电压VBB递送至第一单元阵列300a中之位线BL中。结果，位线BL可保持电压电平为地GND，这是因为第一连接块250a被去激励，即关断。
由于用以感测及放大逻辑低数据，即″0″之其它步骤与逻辑高数据，即″1″的相同，对这些步骤的描述将予以省略。
继续描述根据本发明之半导体存储器装置之写入操作。写入操作接收来自外部电路之写入命令、地址及数据。接着，所述数据被输入到本地数据线LDB及本地数据线杠LDBB。在感测步骤中，感测放大器210之经感测及放大的数据不被输出，而是来自外部电路的所输入数据被锁存于感测放大器210中。此处，感测步骤亦包含使用高电压VPP及低电压VBB以增加感测放大器210之操作速度之第一及第二感测步骤t2及t3。接着，在第二感测步骤t3，响应于列控制信号YI，所输入的数据经由数据输出块240传送并且锁存于感测放大器210中。
接下来在恢复步骤t4，在感测步骤期间被锁存于感测放大器210中之数据被存储在对应于所输入地址的电容器中。
如上所述，在读取操作及写入操作中，位线BL及位线杠/BL被预充电为地GND，且感测放大器210使用高电压VPP及低电压VBB来感测并放大存储于单元中之数据，或锁存本地数据线及本地数据线对之所输入的数据。
结果，即由于感测放大器210被供以高电压VPP，根据本发明之半导体存储器装置之操作速度被增加，即被改善。另外，提升位线BL或位线杠/BL之电压电平至预定之电压电平可能是困难的，这是因为位线BL及位线杠/BL被浮置且具有半供应电压1/2VDD以下之预定电平；然而，感测放大器210可通过使用高电压VPP及低电压VBB而有效地放大电压电平。
根据如上述之地电平预充电操作，可预期有关依照本发明之半导体存储器装置之优点。
首先，在预充电步骤期间没有功耗，这是因为任何电压不被供应给位线及位线杠，且位线及位线杠被浮置。
在常规半导体存储器装置中，在预充电步骤期间，地GND及半供应电压1/2VDD持续供应至位线及位线杠。然而在本发明中，因为不另外使用任何功率，功耗可以显著地减小。
再者，在根据本发明之半导体存储器装置中，防止了产生于字线，亦即每个单元中的晶体管的栅，与位线之间的泄放电流。若位线与位线杠之一具有预定电平以上之电压电平，则可发生泄放电流。然而，由于在预充电步骤期间位线与位线杠被浮置，然后变为预定电平以下的较低者，且字线在预充电步骤期间去激励，故任何电流无法流动，这是因为在位线和位线杠之一与被去激励之字线之间没有电压差。因此，半导体存储器装置之功耗可以减小。
第三，在根据本发明之半导体存储器装置中，操作速度得以改善，这是因为虽然供应电压之电压电平变低，但感测放大器通过使用高电压VPP及低电压VBB来操作。
第四，根据本发明之半导体存储器装置可减小恢复步骤t4之时段。在常规半导体存储器装置中，由于当任何数据经由本地数据线LDB与本地数据线杠LDBB传送时，本地数据线LDB及本地数据线杠LDBB被预充电为供应电压VDD或1/2供应电压1/2VDD，故由感测放大器210放大至地GND的位线杠/BL之电压电平由供应电压VDD或1/2供应电压1/2VDD增加至预定电平。然而，在本发明中，感测放大器210中之位线杠/BL被放大至低电压VBB，其具有比地GND低的电压电平。因此，由于该低电压VBB，若供应电压VDD或半供应电压，即1/2VDD，被供应给感测放大器210中之位线杠/BL，则该位线杠/BL之电压电平几乎不增加。
第12图系根据本发明之另一个实施例，描述第7图中所示的感测放大块之方块图。
如所示，感测放大块包含预充电块220_1、第一及第二连接块250a_1及250b_1、感测放大器210_1、子感测放大器以及数据输出块240_1。此处，感测放大块就其结构而言类似于第9图中所示之感测放大块，除了子感测放大器，其用以放大位线BL及位线杠/BL之一以防止基于低电压VBB的数据损坏。因此，此处将省略对第7图中所示的感测放大块之详细描述。
然而，所述子感测放大器包含第一子感测放大器230a_1以及第二子感测放大器230b_1。
详言之，第一子感测放大器230a_包含第一NMOS晶体管TSB1，其具有栅、漏与源，所述栅耦合至位线杠/BL，所述源用以接收位线电压控制信号BLPD，且所述漏耦合至位线BL，而第二子感测放大器230b_1a包含第二NMOS晶体管TSB2，其具有栅、漏与源，所述栅耦合至位线BL，所述源用以接收位线电压控制信号BLDP，且所述漏耦合至位线杠/BL。
在本发明中，有可能实施一种用以在低功率条件下，例如1.5V以下，以快速度操作并防止泄放电流产生以减小功耗之半导体存储器装置。
另外，与位线及位线杠被预充电为1/2核心电压的情形相比较，在根据本发明之半导体存储器装置中，任何电压不被供应给位线及位线杠。结果，预充电步骤期间之功耗可显著减小。
在根据本发明之半导体存储器装置中，泄放电流被减小，这是因为位线与位线杠被浮置且变为较低者。因此，半导体存储器装置可减少功耗及电流消耗。
此外，感测放大器之操作速度变快，这是因为虽然供应电压之电压电平变低，但感测放大器通过使用具有比核心电压Vcore高的电压电平的高电压VPP来操作。
另外，根据本发明之半导体存储器装置可减小恢复步骤之时段。结果，在根据本发明之半导体存储器装置中，响应于所输入命令，例如读取或写入命令的操作周期可变短。在常规半导体存储器装置中，由于当任何数据经由本地数据线LDB及本地数据线杠LDBB传送时，本地数据线LDB与本地数据线杠LDBB被预充电为供应电压VDD或1/2供应电压1/2VDD，故由感测放大器210放大至地GND的位线杠/BL之电压电平由供应电压VDD或1/2供应电压1/2VDD增加至预定电平。然而，在本发明中，感测放大器210中之位线杠/BL被放大至低电压VBB，其具有比地GND低的电压电平。因此，由于该低电压VBB，若供应电压VDD或半供应电压，即1/2VDD，被供应给感测放大器210中之位线杠/BL，则该位线杠/BL之电压电平几乎不增加。
本申请包含有关2004年10月30日向韩国专利局所提交之韩国专利申请第2004-87658号的主题，其全部内容在此引入作为参考。
虽然已针对特定实施例描述了本发明，但是对本领域的技术人员将显而易见的是，可在被限定于以下权利要求的本发明之精神及范围内进行各种改变及修改。
主要符号说明10基板14，15，16电容器20行地址解码器30列地址解码器40数据输入/输出块100 单元区域110，130，180 单元阵列150，170 感测放大块151 第一连接块153 第二连接块200a，200b感测放大块210 感测放大器220 预充电块230 子感测放大器240 数据输出块250a，250b连接块300a，300b单元阵列400a-400d 基准单元块500a，500b浮置控制块。
权利要求
1.一种用以响应于所输入之地址及命令来输出或存储数据之半导体存储器装置，包括第一单元阵列，用于输出所述数据至位线及位线杠之一；第一基准单元块，用于输出基准信号至所述位线及位线杠的另一个；感测放大块，用于感测及放大所述位线与位线杠之间的电压差；以及浮置控制块，用以在预充电命令信号被激励时浮置所述位线及位线杠。
2.如权利要求第1项之半导体存储器装置，另外包括第二单元阵列，用于输出数据至所述位线及位线杠之一；及第二基准单元块，用于输出基准信号至所述位线及位线杠的另一个，其中若第二单元阵列而非第一单元阵列输出数据至所述位线及位线杠之一，则第二基准单元块输出基准信号。
3.如权利要求第2项之半导体存储器装置，其中所述浮置控制块包含第一浮置块，用以浮置包含在第一单元阵列中的每个位线及每个位线杠，以由此均衡所述位线及位线杠的每个电压电平；以及第二浮置块，用以浮置包含在第二单元阵列中的每个位线及每个位线杠，以由此均衡所述位线及位线杠的每个电压电平。
4.如权利要求第3项之半导体存储器装置，其中所述感测放大块使用具有比供应电压高的电压电平的高电压来放大，以放大所述位线与位线杠之间的电压差。
5.如权利要求第4项之半导体存储器装置，其中所述感测放大块使用具有比地电压低的电压电平的低电压，以放大所述位线与位线杠之间的电压差。
6.如权利要求第5项之半导体存储器装置，其中所述感测放大块包含第一连接控制块，用以将该感测放大块连接或断开于所述第一单元阵列；第二连接控制块，用以将该感测放大块连接或断开于所述第二单元阵列；感测放大器，用于放大所述位线与位线杠之间的电压差；以及预充电块，用以响应于所述预充电命令信号来均衡所述位线及位线杠之电压电平。
7.如权利要求第6项之半导体存储器装置，其中所述第一连接控制块包含MOS晶体管，用以将第一单元阵列及第一基准单元块之一连接或断开于所述感测放大器。
8.如权利要求第6项之半导体存储器装置，其中所述第二连接控制块包含MOS晶体管，用以将第二单元阵列及第二基准单元块之一连接或断开于所述感测放大器。
9.如权利要求第6项之半导体存储器装置，其中所述感测放大器包含第一PMOS晶体管，其具有栅、漏与源，所述栅耦合至所述位线杠，所述源用于接收核心电压与高电压之一，且所述漏耦合至所述位线；第二PMOS晶体管，其具有栅、漏与源，所述栅耦合至所述位线，所述源用于接收核心电压与高电压之一，且所述漏耦合至所述位线杠；第一NMOS晶体管，其具有栅、漏与源，所述栅耦合至所述位线杠，所述源用于接收地，且所述漏耦合至所述位线；以及第二NMOS晶体管，其具有栅、漏与源，所述栅耦合至所述位线，所述源用于接收地，且所述漏耦合至所述位线杠。
10.如权利要求第6项之半导体存储器装置，其中所述感测放大块进一步包含子感测放大块，用于将所述位线及位线杠之一放大至地。
11.如权利要求第10项之半导体存储器装置，其中所述子感测放大块包含第一NMOS晶体管，其具有栅、漏与源，所述栅耦合至所述位线杠，所述源用于接收位线电压控制信号，且所述漏耦合至所述位线；以及第二NMOS晶体管，其具有栅、漏与源，所述栅耦合至所述位线，所述源用于接收位线电压控制信号，且所述漏耦合至所述位线杠。
12.如权利要求第11项之半导体存储器装置，其中如果所述预充电命令信号被激励，则所述位线电压控制信号具有地电平。
13.如权利要求第6项之半导体存储器装置，其中所述浮置控制块包含MOS晶体管，每个用于响应于预充电命令信号来浮置所述位线与位线杠之一。
14.如权利要求第2项之半导体存储器装置，其中所述第一基准单元块包含第一电容器，用于接收基准供应电压以由此产生基准信号；第一晶体管，用于响应于基准选择信号来传送所述基准信号；以及第二晶体管，用于响应于基准单元预充电信号来对所述电容器充电。
15.如权利要求第14项之半导体存储器装置，其中所述第二基准单元块包含第二电容器，用于接收基准供应电压以由此产生基准信号；第三晶体管，用于响应于反向基准选择信号来传送所述基准信号；以及第四晶体管，用于响应于反向基准单元预充电信号来对所述电容器充电。
16.如权利要求第15项之半导体存储器装置，其中所述基准供应电压是供应电压、1/2供应电压和地之一。
17.如权利要求第16项之半导体存储器装置，其中所述基准单元块之总数与包含在所述单元阵列中之位线及位线杠之总数相同。
18.如权利要求第17项之半导体存储器装置，其中第一及第二电容器的每个电容与包含在第一及第二单元阵列中的每个单位单元之电容相同。
19.如权利要求第1项之半导体存储器装置，另外包括数据输出装置，用以将感测放大装置所放大之数据递送至数据线及数据线杠中，或将输入数据经由数据线及数据线杠递送至感测放大装置中。
20.如权利要求第19项之半导体存储器装置，其中所述数据输出装置包含第一MOS晶体管，其耦合于位线与数据线之间，用以将在该位线中加载之数据递送至该数据线中；以及第二MOS晶体管，其耦合于位线杠与数据线杠之间，用以将在该位线杠中加载之数据递送至该数据线杠中。
21.如权利要求第1项之半导体存储器装置，其中若预充电命令信号被激励，则任何电压不被供应给所述位线及位线杠。
22.一种根据所输入之地址及所输入之命令来执行半导体存储器装置之读取操作及写入操作之方法，包括如下步骤a)将存储于单元阵列中之数据递送至位线与位线杠之一中；b)将从基准单元块所产生之基准信号递送至所述位线与位线杠的另一个中；c)通过使用一低电压及一高电压，感测并放大所述数据与所述基准信号之间的电压差；以及d)响应于预充电命令信号来浮置所述位线及位线杠。
23.如权利要求第22项之方法，其中所述低电压具有比地低的电压电平。
24.如权利要求第23项之方法，其中所述高电压具有比供应电压高的电压电平。
25.如权利要求第24项之方法，其中所述供应电压及所述地从所述半导体存储器装置之外输入。
26.如权利要求第22项之方法，另外包括步骤接收所述供应电压及所述地，以由此产生所述低电压及所述高电压。
27.如权利要求第26项之方法，另外包括步骤响应于所输入之地址及命令来输出在所述位线及位线杠之一中所放大之数据。
28.如权利要求第27项之方法，另外包括步骤将所述位线及位线杠之一放大至地以防止低电压递送至分别耦合于所述单元阵列之位线及位线杠中。
29.如权利要求第22项之方法，其中d)包含均衡所述位线与位线杠之间的每个电压电平的步骤。
30.如权利要求第22项之方法，另外包括步骤递送感测放大装置所放大之数据至数据线及数据线杠中，或经由数据线及数据线杠递送输入数据至感测放大装置中。
31.如权利要求第22项之方法，其中若预充电命令信号被激励，则任何电压不被供应给所述位线及位线杠。
全文摘要
一种用以响应于所输入之地址及命令来输出或存储数据之半导体存储器装置，包含第一单元阵列，用以输出所述数据至位线及位线杠之一；第一基准单元块，用以输出基准信号至所述位线及位线杠的另一个；感测放大块，用以感测及放大所述位线与位线杠之间的电压差；以及浮置控制块，用以在预充电命令信号被激励时，浮置所述位线及位线杠。
文档编号G11C11/419GK1767060SQ20051008261
公开日2006年5月3日 申请日期2005年7月6日 优先权日2004年10月30日
发明者姜熙福, 安进弘 申请人:海力士半导体有限公司