极性驱动的动态片内终结的制作方法

专利名称：极性驱动的动态片内终结的制作方法
技术领域：
本发明的实施例在总体上涉及集成电路领域，更具体而言，涉及用于时间复用片内终结(on-die termination)的系统、方法和设备。
技术背景诸如存储器件的集成电路的工作频率不断在提高。为了利用这些高频 率，将计算系统设计成以类似的频率沿着其总线以及在系统部件之间传输 信号。在系统部件之间(例如在集成电路之间)以高频发送和接收数据时可 能会遇到一些困难。总线的行为类似于传输线，阻抗失配会导致信号反射 和干涉效应。可以利用终结电阻以通过匹配阻抗来使信号反射最小化，从 而在互连上保持信号质量。诸如双倍数据速率(DDR)动态随机存取存储器件(DRAM)的常规 存储系统通常具有多点总线架构，用位于母板上的电阻器终结该总线架构。 在其他常规的存储系统中，终结电阻位于集成电路上。"片内终结(ODT) —词是指位于集成电路上的终结电阻。在常规系 统中，在初始化计算系统的时候设置ODT的值。在初始化之后，可以用初 始化期间设置的值激活ODT或使其无效。


在附图中以举例的方式而非限制的方式示出了本发明的实施例，在附 图中相同的附图标记表示相同的元件。图1为示出根据本发明实施例实施的计算系统的选定方面的高级方框图；图2为示出根据本发明实施例实施的计算系统的选定方面的方框图； 图3为示出根据本发明实施例的片内终结(ODT)激活初ODT值选择的选定方面的时序图；图4A为示出根据本发明实施例的ODT控制逻辑的选定方面的图表； 图4B为示出根据本发明实施例的ODT控制逻辑的可选实例的选定方面的图表；图5为示出根据本发明实施例的均衡存储系统内的终结的选定方面的 方框图；图6为示出用于从根瑪本发明实施例实施的具有ODT的存储器件中进 行读取的方法的选定方面的流程图；图7为示出用于对根据本发明实施例实施的具有ODT的存储器件进行 写入的方法的选定方面的流程图；图8A和8B为示出计算系统的选定方面的方框图。
具体实施方式
本发明的实施例在总体上涉及用于极性驱动的片内终结的系统、方法 和设备。在实施例中，集成电路在第一个时钟期间在其ODT管脚处接收片 内终结(ODT)激活信号。集成电路还在第二个时钟期间在其ODT管脚处 接收ODT值选择信号。在一些实施例中，集成电路在内部控制终结的长度。 例如，在一些实施例中，集成电路在内部确定何时使ODT无效。图1为示出根据本发明实施例实施的计算系统的选定方面的高级方框 图。计算系统100包括控制器102和两个存储器通道104。控制器102可以 是适于至少部分地控制处理器(未示出)和一个或多个集成电路(例如存 储器件)之间的信息传输的任何类型的控制器。在一些实施例中，控制器 102为存储器控制器。控制器102包括片内终结(ODT)控制逻辑106。如 下文进一步所述，在实施例中，ODT控制逻辑106为系统100中的一个或 多个集成电路确定适当的ODT值。存储器通道104包括存储器模块110，每个存储器模块例如具有两列存 储器件(例如，每边一个)。存储器模块110可以基于沿一个边的两侧都具 有手指的印刷电路板，以产生可以插入到另一电路板上的连接器中的双列 直插存储模块(DIMM)，所述另一电路板承载系统的其他部件。模块110 中为存储器件112。存储器件可以是商用型动态随机存取存储器(DRAM)，例如双倍数据速率(DDR) DRAM。在实施例中，每个模块110包括两列 (例如模块的每侧上有一列)。寄存器114可以为相应的列接收和存储信息。在实施例中，控制器102经由互连116与模块110耦合。互连116可以 包括任意数量的数据线、地址线、芯片选择线和/或其他线。此外，存储器 控制器102经由片内终结(ODT)线120与每一列耦合。在实施例中，ODT 线120为存储器件112提供ODT激活信号。ODT激活信号是指为集成电路 或一组集成电路激活ODT的信号。如下文进一步所述，ODT线120还可以 为存储器件112提供ODT值选择信号。ODT值选择信号是指表示期望的 ODT值的信号。在一些实施例中，ODT激活信号为整列的存储器件112激 活ODT。类似地，在一些实施例中，ODT值选择信号为整列的存储器件112 选择ODT值。在这种实施例中，可以将用于列内的存储器件的ODT管脚 以菊花链方式连接到一起，从而将同样的ODT信号(例如ODT激活信号 和ODT值选择信号)发送到列内的存储器件。图1所示的存储器通道、存储器模块和存储器件的数量是示意性的。 本发明的实施例可以具有不同数量的存储器通道、不同数量的存储器模块 和/或不同数量的存储器件。此外，图1所示的拓扑和架构是示意性的。本 发明的实施例可以具有不同的拓扑和/或不同的架构特征。图2为示出根据本发明实施例实施的计算系统的选定方面的方框图。 计算系统200包括通过互连220耦合到一起的存储器控制器210和存储器 件230。在一些实施例中，存储器控制器210为用于计算系统200的芯片组 的一部分，而存储器件230为用于计算系统200的存储子系统的一部分。 存储器件230可以是诸如DDR3同步DRAM (SDRAM)的DRAM。例如， 互连220宽泛地表示若干不同数据线、地址线、控制线等。存储器控制器210包括输入/输出(I/0)电路212和ODT控制逻辑214。 1/O电路212可以是适于跟存储器件230发送和接收信息(例如数据、ODT 信号、地址等)的任何I/0电路。在一些实施例中，ODT控制逻辑214为 存储器控制器210和/或存储器件230确定适当的ODT值。例如，ODT控 制逻辑214在读取和写入操作期间都可以动态地为存储器控制器210和/或 存储器件230确定适当的ODT值。以下在图4A和4B中进一步讨论ODT 控制逻辑214。存储器件230包括I/O电路232、终结电阻逻辑234和控制逻辑240。 I/O电路232可以是适于跟存储器控制器210发送和接收信息(例如数据、 ODT信号、地址等)的任何I/0电路。在一些实施例中，终结电阻逻辑234 包括可以被选择性激活以便为I/O电路232动态提供多个终结电阻的多个终 结脚。存储器件230通过多个管脚耦合到互连220，所述多个管脚例如包括管 脚236和238。术语"管脚"宽泛地指用于集成电路的电互连(例如集成电 路上的焊盘或其他电接触)。为了易于描述，图2示出单个管脚236，但是 要理解，通常使用多个管脚来传输数据、地址、命令(例如读取/写入管脚) 等。在实施例中，管脚238为ODT管脚。ODT管脚是指在一些常规系统中 接收ODT激活信号的管脚。在实施例中，控制逻辑240使得能够在ODT管脚238上复用(例如时 间复用)两个或更多个信号。例如，在一些实施例中，控制逻辑240使得 能够在ODT管脚238上复用ODT激活信号和ODT值选择信号。在一些实 施例中，控制逻辑240可以识别并锁存在ODT管脚238上复用的不同信号 中的每一个。锁存器可以在限定的时间段(例如一定数目的时钟周期)内 保持置位，以拒绝例如由控制器210造成的锁存器的状态复位。在限定的 时间长度之后，控制逻辑240可以允许状态复位以将ODT管脚的控制返还 给控制器210。在一些实施例中，控制逻辑240包括ODT激活逻辑242和ODT值选 择逻辑244。 ODT激活逻辑242检测ODT管脚238上的ODT激活信号并 响应于接收到ODT激活信号而激活终结电阻逻辑234。在一些实施例中， ODT激活逻辑242包括锁存器246。锁存器246识别并锁存在ODT管脚238 上接收的ODT激活信号。锁存器246可以在其检测到ODT激活信号之后 在限定的时间段内保持置位。例如，在一些实施例中，锁存器可以在其检 测到ODT激活信号之后在两个时钟周期内保持置位。由于锁存器246在限 定的时间长度内保持置位，所以可以在不使ODT激活信号复位的情况下在 ODT管脚238上接收其他信号(例如ODT值选择信号)。在一些实施例中， 锁存器246保持置位的时间段是可以配置的(例如，通过在寄存器中的值 中设置一个值)。在一些实施例中，存储器件230能够确定何时使其ODT无效(例如， 何时使终结电阻逻辑234无效)。术语"终结长度"宽泛地指激活ODT的 时间量。所示的ODT激活逻辑242的实施例包括终结长度控制逻辑250。 终结长度(TL)控制逻辑250为终结电阻逻辑234所提供的ODT确定适当 的终结长度。在一些实施例中，TL控制逻辑250至少部分基于从控制器210接收的 命令(例如，读取或写入命令)确定终结长度。例如，在一些实施例中， TL控制逻辑250对所接收的命令进行解码(或部分解码)并确定与命令相 关联的突发长度(burst length)。 TL控制逻辑250然后可以至少部分基于突 发长度确定终结长度。例如，终结长度可以至少部分基于表达式BL/M + N(其中BL为相关命令的突发长度)。在一些实施例中，M和N都等于2。 在可选实施例中，终结长度可以基于不同的表达式且/或M和/或N的值可 以不同。在一些实施例中，TL控制逻辑250在终结长度期满之后使ODT无效。 控制逻辑240然后可以将ODT的控制返回到控制器210。将ODT的控制返 回到控制器210例如可以包括允许由控制器210对锁存器246和248进行 置位/复位。ODT值选择逻辑244检测ODT管脚238上的ODT值选择信号，然后 (至少部分地)基于所接收的ODT值选择信号设置终结电阻逻辑234的电 阻水平。在一些实施例中，例如在系统初始化期间分别用主要和辅助ODT 值配置寄存器252和254。在这种实施例中，ODT值选择逻辑244基于所 接收的ODT值选择信号从寄存器252或254中选择ODT值。例如，如果 ODT值选择信号为高(在逻辑上)，那么ODT值选择逻辑244可以从寄存 器252中选择值。类似地，如果ODT值选择信号为低，那么ODT值选择 逻辑244可以从寄存器254中选择值。在一些实施例中，ODT值选择逻辑 244包括锁存器248。锁存器248识别并锁存在ODT管脚238上接收到的 ODT值选择信号。锁存器248可以在其检测到ODT值选择信号之后在限定 的时间段内保持置位。图3为示出根据本发明实施例的ODT激活和ODT值选择的选定方面 的时序图。该时序图示出了用于具有2R/1R构造的存储系统的背对背写入(例如DIMM到DIMM)。第一次写入写到DIMMl, Rank 1 (D1/R1)，第 二次写入写到D2/R1。如下文进一步所述，在一些实施例中，DRAM能够 对它在其ODT管脚上接收的信号进行时间复用并在内部控制用于ODT的 终结长度。在一些实施例中，DRAM能够对其ODT管脚上的两个或更多个信号进 行时间复用，因为其识别并锁存不同信号中的每一个。例如，参考302， D1/R1和D2/R1接收并识别ODT激活信号。D1/R1和D2/R1锁存所接收的 ODT激活信号并在限定的时间长度内防止锁存器的复位。参考304， D1/R1 和D2/R1在它们相应的ODT管脚上接收并锁存ODT值选择信号。在一些 实施例中，如果ODT值选择信号为逻辑高，那么DRAM访问第一寄存器 以获得ODT值(例如图2所示的寄存器252)。类似地，如果ODT值选择 信号为逻辑低，那么DRAM访问第二寄存器以获得ODT值(例如图2所 示的寄存器254)。于是，在TO处DRAM识别(并锁存)ODT激活信号， 在T1处DRAM识别(并锁存)ODT值选择信号。利用如308所示的适当 值激活用于每个DRAM的ODT。在一些实施例中，DRAM (例如与D1/R1和/或D2/R2相关联的任何 或所有DRAM)在内部控制终结长度。艮P，在一些实施例中，DRAM确定 用于命令的终结长度，并随后在终结长度期满之后使ODT无效。在所示的 实施例中，由用于每列存储器的内部ODT信号(例如306)示出ODT的内 部控制。D1/R1中的DRAM在316,处使内部ODT无效，D2/R1中的存储 器件在3162处使内部ODT无效。在一些实施例中，每个DRAM在使ODT 无效之后释放ODT管脚的控制。例如，如果ODT管脚上的信号在T7处变 高，那么DRAM识别出正在表明(assert) ODT激活信号。如312所示，在T7处再次表明ODT激活信号。在一些实施例中，DRAM 锁存ODT激活信号并在限定的时间段内防止该信号复位。可以在ODT管 脚上复用两个或更多个信号，因为DRAM识别并锁存所接收的信号。例如， DRAM在T8处识别出在它们相应的ODT管脚上有ODT值选择信号(314)。 在一些实施例中，在T15处，DRAM在内部控制终结长度并随后将ODT 管脚的控制返回给(例如)存储器控制器(如318所示)。本发明的实施例通过对在ODT管脚上接收的信号进行时间复用，在不向DRAM增加新管脚的情况下支持动态ODT。由于可以动态地选择用于每 列存储器的ODT值，所以存储器通道的终结的平衡得到了改善。例如，图 3示出至D1/R1和D2/R1的背对背写入。在存储器控制器正在向D1/R1写 入时将用于D1/R1的ODT值动态设置成60欧姆(308》，在存储器控制器 正在向D2/R1写入时将其动态设置成20欧姆(310》。类似地，在存储器 控制器正在向D1/R1写入时将用于D2/R1的ODT值动态设置成20欧姆(3082)，在存储器控制器正在向D2/R1写入时将其动态设置成60欧姆(3102)。图4A为示出根据本发明实施例的ODT控制逻辑的选定方面的图表。 根据本发明的实施例，表400中示出的ODT控制逻辑可以由存储器控制器 来使用以动态设置适当的ODT值。应该理解的是，出于示例性的目的选择 图4所示的构造和值。与图4所示的构造和值相比，本发明的实施例可以 具有不同的构造和/或具有不同的值。在所示的实施例中，存储系统包括两 个双列直插存储模块(DIMM)，其被表示为DIMM 1和DIMM 2。 DIMM 1 具有两列存储器件，而DIMM 2具有一列存储器件。表400中的每一行示 出了命令以及与该命令相关联的ODT值。以行402为例，如果存储器控制 器向DIMM1， Rankl (D1/R1)发出写入命令，那么就将控制器的终结设 置成无限大(例如，关闭)，且用于D1/R1的ODT值为120欧姆。此外， 用于Dl/R2的ODT值为无限大，D2/R1被设置成20欧姆。表400中其余 的行示出根据本发明实施例的用于针对DIMM和Rank的各种组合的读写 命令的适当ODT值的实例。图4B为示出根据本发明实施例的ODT控制逻辑的可选实例的选定方 面的图表。表410示出一个实例，其中存储器控制器动态地控制用于各自 具有两个DIMM的两个存储器通道的ODT。用于第一存储器通道的ODT 值由412和414所示。用于第二存储器通道的ODT值由416和418所示。 应该理解的是，出于示例性的目的选择图4B所示的构造和/或值。本发明 的实施例可以包括不同的构造和/或不同的ODT值。图5为示出根据本发明实施例的均衡存储系统内的终结的选定方面的 方框图。存储系统500包括存储模块(例如DIMM) 512和514。模块512 包括列516-518，模块514包括列520。于是，存储系统500具有2R/1R构造。应该理解的是，所示的构造仅仅是出于示例性的目的，本发明的实施 例可以具有很宽范围的构造。所示的每一列包括多个存储器件(例如DRAM)。在一些实施例中，每个存储器件包括保持第一 ODT值的第一寄 存器和保持第二 ODT值的第二寄存器。给定列中的存储器件可以在它们相 应的寄存器中存储相同的值。于是，列516中的所有存储器件例如可以由 它们相应的第一寄存器中的第一ODT值和它们相应的第二寄存器中的第二 ODT值来配置。在实施例中，将列516和518中的存储器件配置成在第一寄存器中存 储120欧姆的ODT值并在第二寄存器中存储40欧姆的ODT值。将列520 中的存储器件配置成在第一寄存器中存储120欧姆的值并在第二寄存器中 存储20欧姆的值。在这种实施例中，模块512或模块514的有效电阻可以 看起来基本等于20欧姆。应该理解的是，在实践中，本发明的实施例可以 包括很宽范围的构造和/或很宽范围的ODT值。图6为示出从根据本发明实施例实施的具有ODT的存储器件中进行读 取的方法的选定方面的流程图。在602初始化计算系统。初始化计算系统 可以包括引导系统、从低功率状态为系统加电、使系统(或系统一部分) 复位等。
参考过程方框604，对计算系统的存储器的多个方面进行初始化。在一 些实施例中，计算系统的基本输入/输出系统(BIOS)管理初始化的多个方 面。在其他实施例中，计算系统的存储器控制器管理初始化过程的多个方 面。初始化过程可以包括在存储系统内的每个存储器件的一个或多个寄存 器中设置ODT值。例如，对于每个存储器件，可以在第一寄存器中设置第 一ODT值，在第二寄存器中设置第二ODT值。初始化过程之后，计算系统可以从存储系统读取数据或向存储系统写 入数据，如606所示。如果存储器控制器发出写命令(610)，那么如612 所示该流程在图7中继续。或者，如果存储器控制器发出读命令，那么该 流程在608处继续。在一些实施例中，可以在从一列存储器读取数据之前 将存储器控制器的ODT设置为适当的值，如609所示。在所示的实例中， 有两列(分别由614和620表示)，并且可以将读命令引导到任何一列。为 了易于描述，图6所示的流程沿着将读命令引导到列2的情形进行。于是，分别如616和618所示，可以(但不是必须)使用于列1的ODT失效，使 得列1没有终结。应该理解的是，用于从列1进行读取的流程可以基本上 类似于用于从列2进行读取的流程。
参考过程方框622，存储器控制器(或其他集成电路)表明ODT激活 信号。在一些实施例中，存储器控制器至少部分基于ODT控制逻辑(例如 图2所示的ODT控制逻辑214)表明ODT激活信号。列2的存储器件检测 到表明了 ODT激活信号。在一些实施例中，每个存储器件包括控制逻辑(例 如图2所示的控制逻辑240)，以检测ODT管脚上的ODT激活信号。存储 器件中的控制逻辑可以在限定的时间段内锁存ODT激活信号，在该时间段 内拒绝锁存器的状态复位。
参考过程方框624，存储器控制器选择用于列2中的存储器件的ODT 值。例如，存储器控制器可以向列2中的每个存储器件发送ODT值选择信 号。或者，存储器控制器可以向列2发送ODT值选择信号，列2又可以将 该信号分配给该列内的每个存储器件。存储器件可以在它们相应的ODT管 脚上接收ODT值选择信号。于是，在一些实施例中，在ODT管脚上对ODT 激活信号和ODT值选择信号进行时间复用。
响应于接收到ODT激活信号和ODT值选择信号，存储器件可以提供 适当水平的终结。在一些实施例中，存储器件可以在内部(例如使用图2 所示的TL控制逻辑250)控制终结长度，然后将ODT控制返回给控制器。 随后，存储器控制器可以从列2读取数据突发。参考过程方框626，完成读 取突发(readburst)。在一些实施例中，存储器件允许在限定的时间段之后 将它们的内部控制逻辑的状态(例如ODT激活状态和/或选定的ODT值) 复位。存储器件使ODT无效，如628所示。
图7为示出向根据本发明实施例实施的具有ODT的存储器件进行写入 的方法的选定方面的流程图。参考过程方框702，对系统进行初始化。初始 化计算系统可以包括引导系统、从低功率状态为系统加电、使系统(或系 统的一部分)复位等。在一些实施例中，可以在向一列存储器写入数据之 前使存储器控制器的ODT无效。在可选实施例中，可以在向该列存储器写 入数据之前将存储器控制器的ODT设置为适当的值。
为了易于描述，图7所示的实施例包括分别如附图标记706和720所示的两列。然而，应该理解的是，本发明的实施例可以具有更多列的存储 器或更少列的存储器。为了易于描述，以下描述与对列1进行写入相关的
流程。应该理解的是，用于对列2进行写入的流程可以基本与用于对列1 进行写入的流程相同。
参考过程方框708，存储器控制器确定是否激活用于列2的ODT。例 如，存储器控制器可以实施ODT控制逻辑以判断是否以及何时激活用于一 列或多列存储器的ODT。如果存储器控制器决定不使用ODT，那么其可以 使用于列2的ODT无效，如710所示。
或者，如712所示，存储器控制器可以通过表明ODT激活信号来为激 活用于列2中的每个存储器件的ODT。在一些实施例中，列2内的每个存 储器件包括控制逻辑，以识别并锁存可以在每个存储器件的ODT管脚上接 收的ODT激活信号。控制逻辑可以在限定的时间段内防止锁存器复位，从 而可以在ODT管脚上复用两个或更多个信号。
参考过程方框714，存储器控制器选择用于列2中的存储器件的ODT 值。在一些实施例中，存储器控制器至少部分基于ODT控制逻辑(例如参 见图4A和4B)进行选择。存储器控制器可以在发送ODT激活信号的同一 根线上表明ODT值选择信号。列2中的每个存储器件都可以在接收到ODT 值选择信号时识别并锁存它。存储器件可以响应于接收ODT激活信号和 ODT值选择信号激活适当水平的终结。在一些实施例中，存储器件在内部 (使用例如如图2所示的TL控制逻辑250)控制终结长度，然后将ODT 的控制返回给控制器。
存储器控制器可以在存储器件已经激活适当水平的终结之后向列2写 入数据(例如在写入突发(write burst)中)。参考过程方框716，完成写入 突发。在一些实施例中，在限定的时间段之后，存储器件将复位ODT激活 状态的控制返回给控制器。参考过程方框718，存储器件使ODT激活信号 无效。过程方框722-732示出了用于对列2进行写入的流程的多个方面。未 对该流程进行进一步的详细描述，因为其基本上与用于对列1进行写入的 流程相同。
图8A和8B为分别示出计算系统800和卯0的选定方面的方框图。计 算系统800包括与互连820耦合的处理器810。在一些实施例中，可以互换地使用术语处理器和中央处理单元(CPU)。在一个实施例中，处理器810 是可以从Santa Clara, California的Intel Corporation获得的XEON 系列处 理器中的处理器。在可选实施例中，可以使用其他处理器。在另一个可选 实施例中，处理器810可以包括多个处理器内核。
在一个实施例中，芯片830是芯片组的部件。互连820可以是点到点 互连，或者其可以连接到(例如芯片组的)两个或更多个芯片。芯片830 包括可以与主系统存储器(例如如图1所示)耦合的存储器控制器840。在 可选实施例中，存储器控制器840可以与处理器810位于同一芯片上，如 图8B所示。
存储系统844可以为计算系统800 (和计算系统900)提供主存储器。 在一些实施例中，存储系统844内的每个存储器件846包括控制逻辑848。 控制逻辑848使得存储器件846能够在例如ODT管脚上复用两个或更多个 信号。此外，存储器控制器840可以包括ODT控制逻辑842。在一些实施 例中，ODT控制逻辑842使得存储器控制器840能够为存储系统844中的 存储器件确定适当的ODT值。
输入/输出(I/O)控制器850控制处理器810和一个或多个I/O接口 (例 如有线或无线网络接口)和域i/o装置之间的数据流。例如，在所示的实 施例中，I/O控制器850控制处理器810和无线发射机和接收机860之间的 数据流。在可选实施例中，可以将存储器控制器840和I/O控制器850集成 到单个控制器中。
也可以作为用于存储机器可执行指令的机器可读介质来提供本发明实 施例的元件。该机器可读介质可以包括，但不限于闪速存储器、光盘、光 盘只读存储器(CD-ROM)、数字多用/视频盘(DVD) ROM、随机存取存 储器(RAM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读 存储器(EEPROM)、磁卡或光卡、传播介质或其他种类的适于存储电子指 令的机器可读介质。例如，可以将本发明的实施例作为计算机程序下载， 可以经由通信链路(例如调制解调器或网络连接)通过包含在载波或其他 传播介质中的数据信号将该计算机程序从远程计算机(例如服务器)传输 到请求计算机(例如客户机)。
应当理解的是，在本申请中通篇提到的"一个实施例"或"实施例"表示在本发明的至少一个实施例中包括结合实施例描述的特定特征、结构 或特点。因此，要强调且应当理解的是，在本申请的各个部分中两次或更 多次提到"实施例"或"一个实施例"或"可选实施例"未必都是指同一 个实施例。此外，如果适当，可以在本发明的一个或多个实施例中组合特 定的特征、结构或特点。
类似地，应当理解的是，在对本发明实施例的上述描述中，为了使公 开内容更流畅简洁以有助于理解本发明各方面中的一个或多个方面，有时 将各个特征组合在单个实施例、图或其描述中。然而，不应将这种公开方 法视为反映这样的意图，即所要求保护的主题要求比明确记载在每一个权 利要求中的特征更多的特征。相反，如所附权利要求书所反映的那样，本 发明的各方面体现在少于单个上述公开的实施例的所有特征上。于是，在 此将详细说明所附的权利要求书明确地并入到该详细说明中。
权利要求
1、一种集成电路，包括输入/输出(I/O)电路，其用于接收命令；片内终结(ODT)管脚，其用于接收一个或多个ODT信号；以及耦合到所述ODT管脚的控制逻辑，所述控制逻辑用于至少部分实现在所述ODT管脚上复用ODT激活信号和ODT值选择信号，所述控制逻辑还用于至少部分基于所述命令控制终结长度。
2、 根据权利要求l所述的集成电路，还包括与所述控制逻辑和所述I/O电路耦合的终结电阻电路，所述终结电阻电 路用于为所述I/O电路动态地提供主要ODT电阻和辅助ODT电阻中的一个。
3、 根据权利要求2所述的集成电路，其中所述控制逻辑包括ODT激活逻辑，其用于在第一时钟期间检测所述ODT管脚上的ODT 激活信号；以及ODT值选择逻辑，其用于在第二时钟期间检测所述ODT管脚上的ODT 值选择信号并至少部分基于所述ODT值选择信号选择第一 ODT值和第二 ODT值中的一个。
4、 根据权利要求3所述的集成电路，其中所述ODT激活逻辑还用于 对所述命令进行解码并至少部分地基于所述命令确定终结长度。
5、 根据权利要求3所述的集成电路，还包括 第一寄存器，其用于包含所述主要ODT值；以及 第二寄存器，其用于包含所述辅助ODT值。
6、 根据权利要求5所述的集成电路，其中所述ODT值选择逻辑用于 如果所述ODT值选择信号为逻辑1，则从所述第一寄存器选择所述主要ODT值；并且如果所述ODT值选择信号为逻辑0，则从所述第二寄存器选择所述辅 助ODT值。
7、 根据权利要求2所述的集成电路，其中所述命令包括相关的突发长 度(BL)，此外其中用于至少部分基于所述命令控制所述终结长度的所述控 制逻辑包括用于至少部分基于所述突发长度(BL)确定所述终结长度的控制逻辑。
8、 根据权利要求7所述的集成电路，其中用于至少部分基于所述突发 长度(BL)确定所述终结长度的所述控制逻辑包括用于至少部分基于表达式(BL/M) +1^确定所述终结长度的控制逻辑。
9、 根据权利要求8所述的集成电路，其中M和N等于2。
10、 根据权利要求l所述的集成电路，其中所述集成电路包括存储器件。
11、 一种方法，包括在第一时钟在集成电路的输入/输出(I/O)电路上接收命令； 在所述第一时钟在所述集成电路的片内终结(ODT)管脚上接收ODT 激活信号；在第二时钟在所述集成电路的所述ODT管脚上接收ODT值选择信号； 至少部分基于来自外部控制器的命令确定终结长度；以及 在基本上等于所述终结长度的时间段内为所述I/O电路提供终结电阻。
12、 根据权利要求ll所述的方法，其中所述第二时钟在所述第一时钟 之后。
13、 根据权利要求ll所述的方法，还包括至少部分地响应于接收所述ODT值选择信号来选择ODT值。
14、 根据权利要求13所述的方法，其中至少部分地响应于接收所述 ODT值选择信号来选择所述ODT值包括如果所述ODT值选择信号为逻辑1，则选择主要ODT值；以及 如果所述ODT值选择信号为逻辑0，则选择辅助ODT值。
15、 根据权利要求11所述的方法，其中至少部分基于来自所述外部控 制器的所述命令确定所述终结长度包括-对所述命令进行解码；确定与所述命令相关联的突发长度(BL);以及 至少部分基于与所述命令相关联的突发长度确定所述终结长度。
16、 根据权利要求15所述的方法，其中至少部分基于与所述命令相关 联的突发长度确定所述终结长度包括至少部分基于所述表达式(BL/M) +^^确定所述终结长度。
17、 根据权利要求ll所述的方法，其中在所述第一时钟在所述集成电 路的ODT管脚上接收所述ODT激活信号还包括在预定的时间段内防止所述ODT激活信号的状态复位，以允许在所述 ODT管脚上对信号进行时间复用。
18、 一种系统，包括 耦合到互连的第一集成电路；以及经由所述互连耦合到所述第一集成电路的第二集成电路，所述第二集 成电路包括用于接收命令的输入/输出电路； 片内终结管脚；以及耦合到所述ODT管脚的控制逻辑，所述控制逻辑用于至少部分实现在 所述ODT管脚上复用ODT激活信号和ODT值选择信号，所述控制逻辑还用于至少部分基于所述命令控制终结长度。
19、 根据权利要求18所述的系统，其中所述控制逻辑包括odt激活逻辑，其用于在第一时钟期间检测所述odt管脚上的odt 激活信号；以及odt值选择逻辑，其用于在第二时钟期间检测所述odt管脚上的odt 值选择信号并至少部分基于所述odt值选择信号选择主要odt值和辅助odtH:中的一个。
20、 根据权利要求19所述的系统，其中所述控制逻辑用于在预定的时 间段内防止所述odt激活信号的状态复位，以实现在所述odt管脚上对 信号进行时间复用。
全文摘要
本发明的实施例在总体上涉及用于极性驱动的片内终结的系统、方法和设备。在一些实施例中，集成电路包括用于接收命令的输入/输出(I/O)电路以及用于接收一个或多个ODT信号的片内终结(ODT)管脚。该集成电路还可以包括耦合到ODT管脚的控制逻辑，所述控制逻辑用于至少部分实现在ODT管脚上复用ODT激活信号和ODT值选择信号，该控制逻辑还用于至少部分基于所述命令控制终结长度。描述并要求了其他实施例。
文档编号G11C7/10GK101300638SQ200680041309
公开日2008年11月5日 申请日期2006年12月5日 优先权日2005年12月7日
发明者C·考克斯, G·韦吉斯, H·奥伊, H·法赫米 申请人:英特尔公司