缓冲电路和包括缓冲电路的源极驱动电路的制作方法
【专利摘要】本发明提供了一种缓冲电路。该缓冲电路包括运算放大器和转换速率补偿电路。运算放大器放大输入电压信号并产生输出电压信号。转换速率补偿电路基于输入电压信号与输出电压信号之间的电压差来产生补偿电流，并且将补偿电流提供至运算放大器的负载级。
【专利说明】缓冲电路和包括缓冲电路的源极驱动电路
【技术领域】
[0001]本发明构思涉及一种显示装置，具体地，涉及一种具有增大转换速率的缓冲电路和包括缓冲电路的源极驱动电路。
【背景技术】
[0002]由于液晶显示(IXD)装置比阴极射线管更薄更轻并且其质量已逐渐提高，因此IXD装置已广泛用作信息处理设备。
[0003]诸如IXD装置之类的显示装置可包括用于驱动显示面板的源极驱动电路。源极驱动电路可包括用于输出数据的输出缓冲电路。
【发明内容】
[0004]根据本发明构思的示例性实施例，提供了一种缓冲电路。该缓冲电路包括运算放大器和转换速率补偿电路。运算放大器被配置为放大输入电压信号并且产生输出电压信号。转换速率补偿电路被配置为基于输入电压信号与输出电压信号之间的电压差来产生补偿电流，并且将补偿电流提供至运算放大器的负载级。
[0005]在本发明构思的示例性实施例中，当所述电压差大于预定电压时，转换速率补偿电路可将补偿电流提供至负载级。
[0006]在本发明构思的示例性实施例中，当所述电压差大于预定电压时，转换速率补偿电路可将补偿电流提供至负载级中的输出电容器的一端。
[0007]在本发明构思的示例性实施例中，预定电压可对应于转换速率补偿电路中的特定金属氧化物半导体(MOS)晶体管的阈值电压。
[0008]在本发明构思的示例性实施例中，转换速率补偿电路可被配置为产生流入运算放大器的推补偿电流和流出运算放大器的拉补偿电流。
[0009]在本发明构思的示例性实施例中，转换速率补偿电路可包括比较器、拉补偿电流产生器和推补偿电流产生器。比较器可被配置为将输入电压信号与输出电压信号进行比较，并且产生对应于电压差的第一电流。拉补偿电流产生器可被配置为对第一电流执行电流镜操作，并且产生拉补偿电流。推补偿电流产生器可被配置为对第一电流执行电流镜操作，并且产生推补偿电流。
[0010]在本发明构思的示例性实施例中，比较器可包括NMOS晶体管和PMOS晶体管。NMOS晶体管可具有栅极、源极和漏极，对该栅极施加输入电压信号，对该源极施加输出电压信号，该漏极连接至第一节点。PMOS晶体管可具有栅极、源极和漏极，对该栅极施加输入电压信号，对该源极施加输出电压信号，该漏极连接至第二节点。
[0011]在本发明构思的示例性实施例中，当输入电压信号比输出电压信号大NMOS晶体管中的阈值电压时，?OS晶体管可导通而PMOS晶体管可截止，拉补偿电流产生器可被启动，并且转换速率补偿电路可将拉补偿电流提供至负载级。
[0012]在本发明构思的示例性实施例中，当输出电压信号比输入电压信号大PMOS晶体管中的阈值电压时，PMOS晶体管可导通而NMOS晶体管可截止，推补偿电流产生器可被启动，并且转换速率补偿电路可将推补偿电流提供至负载级。
[0013]在本发明构思的示例性实施例中，NMOS晶体管的主体可电连接至NMOS晶体管的源极，PMOS晶体管的主体可电连接至PMOS晶体管的源极。
[0014]在本发明构思的示例性实施例中，拉补偿电流产生器可包括第一电流源、第一PMOS晶体管、第二 PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第一 NMOS晶体管和第二 NMOS晶体管。第一电流源可被配置为产生第一电源电流，响应于第一控制信号来调整第一电源电流的幅值。第一 PMOS晶体管的源极可连接至电源电压，其漏极和栅极可共同连接至第一电流源。第二 PMOS晶体管的源极可连接至电源电压，其栅极可连接至第一 PMOS晶体管的栅极。第三PMOS晶体管的源极可连接至第二 PMOS晶体管的漏极，其漏极和栅极可共同连接至第一节点。第四PMOS晶体管的源极可连接至电源电压，其栅极可连接至第三PMOS晶体管的栅极。第一 NMOS晶体管的漏极和栅极可共同连接至第四PMOS晶体管的漏极，其源极可接地。第二 NMOS晶体管的栅极可连接至第一 NMOS晶体管的栅极，其源极可接地，并且可从其漏极输出拉补偿电流。
[0015]在本发明构思的示例性实施例中，推补偿电流产生器可包括第二电流源、第一NMOS晶体管、第二 NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第一 PMOS晶体管和第二 PMOS晶体管。第二电流源可被配置为产生第二电源电流，响应于第二控制信号来调整该第二电源电流的幅值。第一 NMOS晶体管的源极可接地，其漏极和栅极可共同连接至第二电流源。第二 NMOS晶体管的源极可接地，其栅极可连接至第一 NMOS晶体管的栅极。第三NMOS晶体管的源极可连接至第二 NMOS晶体管的漏极，其漏极和栅极可共同连接至第二节点。第四NMOS晶体管的源极可接地，其栅极可连接至第三NMOS晶体管的栅极。第一 PMOS晶体管的漏极和栅极可共同连接至第四NMOS晶体管的漏极，其源极可连接至电源电压。第二PMOS晶体管的栅极可连接至第一 PMOS晶体管的栅极，其源极可连接至电源电压，并且可从其漏极输出推补偿电流。
[0016]在本发明构思的示例性实施例中，拉补偿电流产生器可包括第一 PMOS晶体管、第二 PMOS晶体管、第三PMOS晶体管、第一 NMOS晶体管和第二 NMOS晶体管。第一 PMOS晶体管的源极可连接至电源电压，其栅极可连接至包括在运算放大器的负载级中的第一电流镜电路的输出端子。第二 PMOS晶体管的源极可连接至第一 PMOS晶体管的漏极，其漏极和栅极可共同连接至第一节点。第三PMOS晶体管的源极可连接至电源电压，其栅极可连接至第二 PMOS晶体管的栅极。第一 NMOS晶体管的漏极和栅极可共同连接至第三PMOS晶体管的漏极，其源极可接地。第二 NMOS晶体管的栅极可连接至第一 NMOS晶体管的栅极，其源极可接地，并且可从其漏极输出拉补偿电流。
[0017]在本发明构思的示例性实施例中，推补偿电流产生器可包括第一 NMOS晶体管、第二 NMOS晶体管、第三NMOS晶体管、第一 PMOS晶体管和第二 PMOS晶体管。第一 NMOS晶体管的源极可接地，其栅极可连接至包括在运算放大器的负载级中的第二电流镜电路的输出端子。第二 NMOS晶体管的源极可连接至第一 NMOS晶体管的漏极，其漏极和栅极可共同连接至第二节点。第三NMOS晶体管的源极可接地，其栅极可连接至第二 NMOS晶体管的栅极。第一 PMOS晶体管的漏极和栅极可共同连接至第三NMOS晶体管的漏极，其源极可连接至电源电压。第二 PMOS晶体管的栅极可连接至第一 PMOS晶体管的栅极，其源极可连接至电源电压，并且可从其漏极输出推补偿电流。
[0018]在本发明构思的示例性实施例中，运算放大器可包括输入级、负载级和输出级。输入级可被配置为接收输入电压信号和输出电压信号，并且确定输入电压信号与输出电压信号之间的电压差。负载级可被配置为利用拉补偿电流和推补偿电流来执行转换速率补偿操作，产生对应于电压差的负载电流，并且将负载电流提供至输入级。输出级可连接至负载级，并且可被配置为产生输出电压信号。
[0019]在本发明构思的示例性实施例中，输入级可包括第一输入级和第二输入级。第一输入级可包括PMOS晶体管，并且可被配置为从负载级接收拉负载电流。第二输入级可包括NMOS晶体管，并且可被配置为从负载级接收推负载电流。
[0020]在本发明构思的示例性实施例中，运算放大器还可包括多个传输门，输入级通过所述多个传输门接收输入电压信号和输出电压信号。可基于斩波信号来控制各传输门中的每一个打开或关闭。
[0021]在本发明构思的示例性实施例中，拉负载电流可从第一输入级流至负载级，推负载电流可从负载级流至第二输入级。
[0022]在本发明构思的示例性实施例中，运算放大器还可包括第一偏置电路和第二偏置电路。第一偏置电路可被配置为将第一偏置电流提供至第一输入级。第二偏置电路可被配置为将第二偏置电流提供至第二输入级。
[0023]在本发明构思的示例性实施例中，负载级可包括第一电流镜电路、第二电流镜电路、第一连接电路、第二连接电路、第一电容器和第二电容器。第一电流镜电路可电连接至第二输入级，并且可被配置为将第三电流提供至负载级。第二电流镜电路可电连接至第一输入级，并且可被配置为将第四电流提供至负载级。第一连接电路可被配置为将第一电流镜电路的第一输出端子与第二电流镜电路的第一输出端子电连接。第二连接电路可被配置为将第一电流镜电路的第二输出端子与第二电流镜电路的第二输出端子电连接。第一电容器可连接在第一电流镜电路的第一输出端子与输出级的输出端子之间。第二电容器可连接在第二电流镜电路的第一输出端子与输出级的输出端子之间。
[0024]在本发明构思的示例性实施例中，推补偿电流可被提供至第一电流镜电路的第一输出端子，拉补偿电流可被提供至第二电流镜电路的第一输出端子。
[0025]根据本发明构思的示例性实施例，提供了一种显示装置的源极驱动电路。该源极驱动电路包括移位寄存器、数据锁存电路、数模转换电路和缓冲电路。移位寄存器被配置为基于时钟信号和输入/输出控制信号来产生脉冲信号。数据锁存电路被配置为根据移位寄存器的移位顺序来锁存数据，以及响应于负载信号来输出作为数字输入信号的数据。数模转换电路被配置为利用灰度电压产生对应于数字输入信号的输入电压信号。缓冲电路包括运算放大器和转换速率补偿电路。运算放大器被配置为放大输入电压信号，并且产生输出电压信号。转换速率补偿电路被配置为基于输入电压信号与输出电压信号之间的电压差来产生补偿电流，并且将补偿电流提供至运算放大器的负载级。
[0026]根据本发明构思的示例性实施例，提供了一种控制缓冲电路的方法。该方法包括:基于输入电压信号与输出电压信号之间的电压差来产生转换速率补偿电流；将转换速率补偿电流提供至缓冲电路中的运算放大器的负载级；以及缓冲输入电压信号以基于转换速率补偿电流产生输出电压信号。
[0027]在本发明构思的示例性实施例中，当所述电压差大于预定电压时可提供转换速率补偿电流。
[0028]在本发明构思的示例性实施例中，预定电压对应于缓冲电路中的MOS晶体管的阈值电压。
[0029]在本发明构思的示例性实施例中，产生转换速率补偿电流的步骤可包括:将输入电压信号的幅值与输出电压信号的幅值进行比较；基于比较结果产生第一电流；基于第一电流产生拉补偿电流；以及基于第一电流产生推补偿电流。
[0030]根据本发明构思的示例性实施例，提供了一种运算放大器。该运算放大器包括输入级、负载级和输出级。输入级被配置为接收输入电压信号和输出电压信号，并且确定输入电压信号与输出电压信号之间的电压差。负载级被配置为执行转换速率补偿操作，产生对应于电压差的负载电流，并且将负载电流提供至输入级。输出级连接至负载级，并且被配置为产生输出电压信号。
[0031]在本发明构思的示例性实施例中，输入级可包括第一输入级。第一输入级可包括PMOS晶体管，并且可被配置为从负载级接收拉负载电流。
[0032]在本发明构思的示例性实施例中，输入级还可包括第二输入级。第二输入级可包括NMOS晶体管，并且可被配置为从负载级接收推负载电流。
[0033]根据本发明构思的示例性实施例，提供了一种包括在缓冲电路中的转换速率补偿电路。该电路包括拉补偿电流产生器和推补偿电流产生器。拉补偿电流产生器被配置为当缓冲电路的输入电压信号比缓冲电路的输出电压信号大预定电压时产生拉补偿电流。推补偿电流产生器被配置为当输出电压信号比输入电压信号大预定电压时产生推补偿电流。
【专利附图】
【附图说明】
[0034]通过参照附图进行详细描述，本发明构思的以上和其它特征将变得更加清楚，其中:
[0035]图1是示出根据本发明构思的示例性实施例的缓冲电路的框图；
[0036]图2是示出包括在图1的缓冲电路中的输入级和偏置电路的示例的电路图；
[0037]图3是示出包括在图1的缓冲电路中的负载级和输出级的示例的电路图；
[0038]图4是示出包括在图1的缓冲电路中的负载级和输出级的示例的电路图；
[0039]图5是示出包括在图1的缓冲电路中的转换速率补偿电路的示例的框图；
[0040]图6是详细示出图5的转换速率补偿电路的电路图；
[0041]图7是示出包括在图1的缓冲电路中的转换速率补偿电路的示例的电路图；
[0042]图8是示出包括在图5至图7中的比较器的示例的电路图；
[0043]图9是示出根据本发明构思的示例性实施例的缓冲电路的框图；
[0044]图10是示出包括在图9的缓冲电路中的输入级和上偏置电路的示例的电路图；
[0045]图11是示出包括在图9的缓冲电路中的负载级和输出级的示例的电路图；
[0046]图12是示出包括在图9的缓冲电路中的负载级和输出级的示例的电路图；
[0047]图13是示出根据本发明构思的示例性实施例的缓冲电路的框图；
[0048]图14是示出包括在图13的缓冲电路中的输入级和偏置电路的示例的电路图；
[0049]图15是示出包括在图13的缓冲电路中的负载级和输出级的示例的电路图；
[0050]图16是示出包括在图13的缓冲电路中的负载级和输出级的示例的电路图；
[0051]图17是示出根据本发明构思的示例性实施例的缓冲电路的框图；
[0052]图18是示出根据本发明构思的示例性实施例的缓冲电路的输出信号的波形以及根据现有技术的缓冲电路的输出信号的波形的示图；
[0053]图19是示出根据本发明构思的示例性实施例的缓冲电路的输出信号的上升时间以及根据现有技术的缓冲电路的输出信号的上升时间的示图；
[0054]图20是示出根据本发明构思的示例性实施例的包括输出缓冲电路的源极驱动电路的框图；
[0055]图21是示出包括在图20的源极驱动电路中的输出缓冲电路的示例的电路图；
[0056]图22是示出根据本发明构思的示例性实施例的包括图20的源极驱动电路的液晶显示(LCD)装置的电路图；
[0057]图23是示出根据本发明构思的示例性实施例的控制缓冲电路的方法的流程图；以及
[0058]图24是示出根据本发明构思的示例性实施例的包括在图23的控制缓冲电路的方法中的产生转换速率补偿电流的方法的流程图。
【具体实施方式】
[0059]将参照附图更加彻底地描述本发明构思的示例性实施例。然而，本发明构思可以不同形式实施，并且不应理解为限于本文所阐述的实施例。另外，提供这些示例性实施例以使得本公开将是彻底和完整的，并且将充分地传达本发明构思的范围。在附图中，为了清楚起见，可夸大各层和各区的大小和相对大小。
[0060]应该理解，当元件或层被称作在另一元件或层“上”、“连接至”或“耦合至”另一元件或层时，其可以是直接在另一元件或层上、连接至或耦合至另一元件或层，或者可存在介于中间的元件或层。相同标号在说明书和附图中可始终指代相同元件。
[0061]如本文所用，除非上下文另有明确说明，否则单数形式“一个”、“一”和“该”也旨在包括复数形式。
[0062]图1是示出根据本发明构思的示例性实施例的缓冲电路的框图。
[0063]参照图1，缓冲电路10可包括运算放大器100和转换速率补偿电路160。图1所示的运算放大器100可具有包括双输入级的轨至轨(rail-to-rail)结构。
[0064]运算放大器100可包括输入级110、负载级130、输出级150、上偏置电路170和下偏置电路180。
[0065]运算放大器100放大输入电压信号VIN以产生输出电压信号V0UT。转换速率补偿电路160基于输入电压信号VIN与输出电压信号VOUT之间的电压差产生补偿电流,将该补偿电流提供至运算放大器100的负载级130，以及减少输出电压信号VOUT的过渡时间。
[0066]输入级110接收输入电压信号VIN和输出电压信号V0UT,并且确定输入电压信号VIN与输出电压信号VOUT之间的电压差。负载级130利用拉补偿电流IC0MP_PULL和推补偿电流IC0MP_PUSH执行转换速率补偿操作，产生与输入电压信号VIN和输出电压信号VOUT之间的电压差对应的负载电流ILU、ILUB, ILD和ILDB，并且将负载电流ILU、ILUB, ILD和ILDB提供至输入级110。上偏置电路170和下偏置电路180将偏置电流提供至输入级110。
[0067]图2是示出包括在图1的缓冲电路10中的输入级110以及偏置电路170和偏置电路180的不例的电路图。
[0068]参照图2，输入级110可包括第一输入级和第二输入级。第一输入级可包括P沟道金属氧化物半导体(下文中，称作“PM0S”)晶体管MPl和MP2，并且可从负载级130接收拉负载电流ILD和ILDB。第二输入级可包括N沟道金属氧化物半导体(下文中，称作“NM0S”)晶体管丽I和丽2，并且可从负载级130接收推负载电流ILU和ILUB。
[0069]上偏置电路170可基于第一偏置电压VBl产生第一偏置电流，并且可将第一偏置电流提供至第一输入级，下偏置电路180可基于第二偏置电压VB2产生第二偏置电流，并且可将第二偏置电流提供至第二输入级。
[0070]图3是示出包括在图1的缓冲电路10中的负载级130和输出级150的示例的电路图。
[0071]参照图3，负载级130可包括上电流镜电路、下电流镜电路、第一连接电路、第二连接电路、第一电容器Cl和第二电容器C2。
[0072]上电流镜电路可包括以电流镜形式彼此连接的PMOS晶体管MP4和MP5，下电流镜电路可包括以电流镜形式彼此连接的NMOS晶体管MN4和丽5。第一连接电路可包括PMOS晶体管MP7和NMOS晶体管丽7。PMOS晶体管MP7和NMOS晶体管丽7分别响应于第三偏置电压VB3和第四偏置电压VB4来操作。第二连接电路可包括PMOS晶体管MP6和NMOS晶体管MN6。PMOS晶体管MP6和NMOS晶体管MN6分别响应于第三偏置电压VB3和第四偏置电压VB4来操作。
[0073]上电流镜电路电连接至第二输入级，并且将电流提供至负载级130。下电流镜电路电连接至第一输入级，并且将电流提供至负载级130。第一连接电路将上电流镜电路的第一输出端子NCU与下电流镜电路的第一输出端子NCD电连接。第二连接电路将上电流镜电路的第二输出端子NCSP与下电流镜电路的第二输出端子NCSN电连接。第一电容器Cl连接在上电流镜电路的第一输出端子NCU与输出级150的输出端子NOUT之间。第二电容器C2连接在下电流镜电路的第一输出端子NCD与输出级150的输出端子NOUT之间。
[0074]输出级150可包括PMOS晶体管MP8。PMOS晶体管MP8的栅极连接至上电流镜电路的第一输出端子NCU，并且PMOS晶体管MP8连接在电源电压VDD与输出端子NOUT之间。输出级还可包括NMOS晶体管MN8。NMOS晶体管MN8的栅极连接至下电流镜电路的第一输出端子NCD，并且NMOS晶体管MN8连接在输出端子NOUT与地之间。
[0075]推补偿电流IC0MP_PUSH可被提供至上电流镜电路的第一输出端子NCU，拉补偿电流IC0MP_PULL可被提供至下电流镜电路的第一输出端子NCD。推负载电流ILU可从上电流镜电路的第一输出端子NCU流至输入级110的包括NMOS晶体管丽I和丽2的第二输入级。推负载电流ILUB可从上电流镜电路的第二输出端子NCSP流至包括在输入级110中的第二输入级。拉负载电流ILD可从输入级110的包括PMOS晶体管MPl和MP2的第一输入级流至下电流镜电路的第一输出端子NCD。拉负载电流ILDB可从包括在输入级110中的第一输入级流至下电流镜电路的第二输出端子NCSN。
[0076]图4是示出包括在图1的缓冲电路10中的负载级和输出级的示例的电路图。
[0077]图4中的负载级130a可包括上共源共栅电路，该上共源共栅电路包括PMOS晶体管MP4_1和MP5_1，并响应于偏置电压VB5而操作。上共源共栅电路耦接在包括PMOS晶体管MP4和MP5在内的上电流镜电路与第一连接电路和第二连接电路之间。此外，图4中的负载级130a可包括下共源共栅电路，该下共源共栅电路包括NMOS晶体管MN4_1和MN5_1，并响应于偏置电压VB6而操作。下共源共栅电路耦接在包括NMOS晶体管MN4和丽5在内的下电流镜电路与各连接电路之间。
[0078]除上共源共栅电路和下共源共栅电路以外，图4所示的负载级130a可具有与图3所示的负载级130的结构相似的结构。因此，图4所示的负载级130a可与图3所示的负载级130相似地操作。由于包括上共源共栅电路和下共源共栅电路的负载级130a可具有高输出阻抗，因此包括负载级130a的缓冲电路和运算放大器可获得高电压增益。
[0079]图5是示出包括在图1的缓冲电路10中的转换速率补偿电路160的示例的框图。
[0080]参照图5，转换速率补偿电路160可包括比较器162、拉补偿电流产生器164和推补偿电流产生器166。
[0081]比较器162将输入电压信号VIN与输出电压信号VOUT进行比较以产生与输入电压信号VIN与输出电压信号VOUT之差对应的第一电流I_VDIFF。拉补偿电流产生器164对第一电流IJDIFF执行电流镜操作以产生拉补偿电流IC0MP_PULL。推补偿电流产生器166对第一电流I_VDIFF执行电流镜操作以产生推补偿电流IC0MP_PUSH。
[0082]图6是详细示出图5的转换速率补偿电路160的电路图。
[0083]参照图6，比较器162可包括NMOS晶体管丽16和PMOS晶体管MP16。NMOS晶体管MN16具有栅极、源极和漏极，对其栅极施加输入电压信号VIN，对其源极施加输出电压信号VOUT, NMOS晶体管丽16的漏极连接至第一节点Nil。PMOS晶体管MP16具有栅极、源极和漏极，对其栅极施加输入电压信号VIN，对其源极施加输出电压信号VOUT，PMOS晶体管MP16的漏极连接至第二节点N12。
[0084]拉补偿电流产生器164可包括第一电流源IS1、PMOS晶体管MP11、PMOS晶体管MP12、PMOS 晶体管 MP13、PMOS 晶体管 MP14、NMOS 晶体管 MN14_1 和 NMOS 晶体管 MN15。
[0085]第一电流源ISl产生第一电源电流，响应于第一控制信号CNTl来调整第一电源电流ISl的幅值。PMOS晶体管MPll的源极连接至电源电压VDD，PM0S晶体管MPll的漏极和栅极共同连接至第一电流源ISl。PMOS晶体管MP12的源极连接至电源电压VDD，PMOS晶体管MP12的栅极连接至PMOS晶体管MPll的栅极。PMOS晶体管MP13的源极连接至PMOS晶体管MP12的漏极，PMOS晶体管MP13的漏极和栅极共同连接至第一节点Nil。PMOS晶体管MP14的源极连接至电源电压VDD，PMOS晶体管MP14的栅极连接至PMOS晶体管MP13的栅极。NMOS晶体管丽14_1的漏极和栅极共同连接至PMOS晶体管MP14的漏极，NMOS晶体管MN14_1的源极接地。NMOS晶体管MN15的栅极连接至NMOS晶体管MN14_1的栅极，NMOS晶体管丽15的源极接地，并且L从NMOS晶体管丽15的漏极输出拉补偿电流IC0MP_PUL。
[0086]推补偿电流产生器166可包括第二电流源IS2、NMOS晶体管丽11、NMOS晶体管MN12、NMOS 晶体管 MN13、NMOS 晶体管 MN14、PMOS 晶体管 MP14_1 和 PMOS 晶体管 MP15。
[0087]第二电流源IS2产生第二电源电流，响应于第二控制信号CNT2来调整第二电源电流IS2的幅值。NMOS晶体管丽11的源极接地，NMOS晶体管丽11的漏极和栅极共同连接至第二电流源IS2。NMOS晶体管丽12的源极接地，NMOS晶体管丽12的栅极连接至NMOS晶体管丽11的栅极。NMOS晶体管丽13的源极连接至NMOS晶体管丽12的漏极，NMOS晶体管MNl3的漏极和栅极共同连接至第二节点N12。NMOS晶体管MN14的源极接地，NMOS晶体管丽14的栅极连接至NMOS晶体管丽13的栅极。PMOS晶体管MP14_1的漏极和栅极共同连接至NMOS晶体管MN14的漏极，PMOS晶体管MP14_1的源极连接至电源电压VDD。PMOS晶体管MP15的栅极连接至PMOS晶体管MP14_1的栅极，PMOS晶体管MP15的源极连接至电源电压VDD，并且从PMOS晶体管MP15的漏极输出推补偿电流IC0MP_PUSH。
[0088]图7是示出包括在图1的缓冲电路10中的转换速率补偿电路的示例的电路图。
[0089]参照图7，转换速率补偿电路160a的拉补偿电流产生器164a可包括PMOS晶体管MP12、PMOS 晶体管 MP13、PMOS 晶体管 MP14、NMOS 晶体管 MN14_1 和 NMOS 晶体管 MN15。
[0090]PMOS晶体管MP12的源极连接至电源电压VDD，PM0S晶体管MP12的栅极连接至包括在运算放大器100的负载级130中的上电流镜电路的第二输出端子NCSP。PMOS晶体管MP13的源极连接至PMOS晶体管MP12的漏极，PMOS晶体管MP13的栅极和漏极共同连接至第一节点Nil。PMOS晶体管MP14的源极连接至电源电压VDD，栅极连接至PMOS晶体管MP13的栅极。NMOS晶体管丽14_1的漏极和栅极共同连接至PMOS晶体管MP14的漏极，NMOS晶体管MN14_1的源极接地。NMOS晶体管MN15的栅极连接至NMOS晶体管MN14_1的栅极，NMOS晶体管丽15的源极接地，并且从WOS晶体管丽15的漏极输出拉补偿电流IC0MP_PULL。
[0091]推补偿电流产生器166a可包括NMOS晶体管丽12、NM0S晶体管丽13、W0S晶体管MN14、PMOS 晶体管 MP14_1 和 PMOS 晶体管 MP15。
[0092]NMOS晶体管丽12的源极接地，栅极连接至包括在运算放大器100的负载级130中的下电流镜电路的第二输出端子NCSN。NMOS晶体管丽13的源极连接至NMOS晶体管丽12的漏极，NMOS晶体管丽13的漏极和栅极共同连接至第二节点N12。NMOS晶体管丽14的源极接地，NMOS晶体管MN14的栅极连接至NMOS晶体管MN13的栅极。PMOS晶体管MP14_1的漏极和栅极共同连接至NMOS晶体管丽14的漏极，PMOS晶体管MP14_1的源极连接至电源电压VDD。PMOS晶体管MP15的栅极连接至PMOS晶体管MP14_1的栅极，PMOS晶体管MP15的源极连接至电源电压VDD，并且从PMOS晶体管MP15的漏极输出推补偿电流IC0MP_PUSH。
[0093]图8是示出包括在图5至图7中的比较器162的示例的电路图。参照图6，比较器162可包括NMOS晶体管丽16和PMOS晶体管MP16。NMOS晶体管丽16具有栅极、源极和漏极，对该栅极施加输入电压信号VIN，对该源极施加输出电压信号V0UT，NM0S晶体管MN16的漏极连接至第一节点Nil。PMOS晶体管MP16具有栅极、源极和漏极，对该栅极施加输入电压信号，对该源极施加输出电压信号VOUT，PMOS晶体管MP16的漏极连接至第二节点N12。
[0094]参照图8，NMOS晶体管丽16的主体可电连接至NMOS晶体管丽16的源极，PMOS晶体管MP16的主体可电连接至PMOS晶体管MP16的源极。此外，NMOS晶体管丽16的主体可电连接至PMOS晶体管MP16的主体。
[0095]如图8所示，当NMOS晶体管的主体(或本体)或者PMOS晶体管的主体电连接至NMOS晶体管或PMOS晶体管的源极时，即使当NMOS晶体管或PMOS晶体管的反向偏置电压变化时，NMOS晶体管或PMOS晶体管的阈值电压也可具有恒定值。
[0096]下文中，将描述根据本发明构思的示例性实施例的缓冲电路10的操作。
[0097]缓冲电路10可利用图6所示的转换速率补偿电路160或图7所示的转换速率补偿电路160a来增大缓冲电路10的输出电压信号VOUT的转换速率。例如，当输入电压信号VIN的幅值变得比输出电压信号VOUT的幅值大金属氧化物半导体(MOS)晶体管(例如，NMOS晶体管丽16或PMOS晶体管MP16)的阈值电压时，输入级110的包括PMOS晶体管MPl和MP2的第一输入级的拉负载电流ILD的幅值减小，并且拉负载电流ILDB的幅值增大。在这种情况下，输入级110的包括NMOS晶体管丽I和丽2的第二输入级的推负载电流ILU的幅值增大，并且推负载电流ILUB的幅值减小。在这种情况下，负载级130的上电流镜电路的第一输出端子NCU的电压减小，负载级130的上电流镜电路的第二输出端子NCSP的电压增大，负载级130的下电流镜电路的第一输出端子NCD的电压减小，并且负载级130的下电流镜电路的第二输出端子NCSN的电压增大。例如，当输入电压信号VIN的幅值变得比输出电压信号VOUT的幅值大MOS晶体管(例如，NMOS晶体管丽16或PMOS晶体管MP16)的阈值电压时，负载级130的上电流镜电路的第一输出端子NCU的电压减小，并且负载级130的下电流镜电路的第一输出端子NCD的电压减小。
[0098]例如，当输入电压信号VIN的幅值变得比输出电压信号VOUT的幅值大MOS晶体管(例如，NMOS晶体管丽16或PMOS晶体管MP16)的阈值电压时，包括在图6的比较器162中的NMOS晶体管丽16为导通状态，PMOS晶体管MP16为截止状态。因此，拉补偿电流产生器164被启动，作为拉补偿电流产生器164的输出的拉补偿电流IC0MP_PULL被提供至负载级130的下电流镜电路的第一输出端子NCD。拉补偿电流IC0MP_PULL可从负载级130的下电流镜电路的第一输出端子NCD流至包括在拉补偿电流产生器164中的NMOS晶体管丽15。例如，拉补偿电流产生器164拉动拉补偿电流IC0MP_PULL。因此，负载级130的下电流镜电路的第一输出端子NCD的电压通过拉补偿电流IC0MP_PULL而变得更加低。因此，包括在输出级150中的NMOS晶体管MN8迅速截止，并且输出电压信号VOUT的上升时间通过拉补偿电流IC0MP_PULL而变得更短。
[0099]当输入电压信号VIN的幅值变得比输出电压信号VOUT的幅值大MOS晶体管(例如，NMOS晶体管丽16或PMOS晶体管MP16)的阈值电压时，包括在图6的比较器162中的PMOS晶体管MP16为截止状态。因此，推补偿电流产生器166被停用，并且作为推补偿电流产生器166的输出的推补偿电流IC0MP_PUSH不被提供至负载级130。
[0100]例如，当输出电压信号VOUT的幅值变得比输入电压信号VIN的幅值大MOS晶体管(例如，NMOS晶体管丽16或PMOS晶体管MP16)的阈值电压时，包括在输入级110中的由PMOS晶体管MPl和MP2构成的第一输入级的拉负载电流ILD的幅值增大，并且拉负载电流ILDB减小。在这种情况下，输入级110的包括NMOS晶体管丽I和丽2的第二输入级的推负载电流ILU的幅值减小，并且推负载电流ILUB增大。在这种情况下，负载级130的上电流镜电路的第一输出端子NCU的电压增大，并且负载级130的上电流镜电路的第二输出端子NCSP的电压减小。此外，负载级130的下电流镜电路的第一输出端子NCD的电压增大，并且负载级130的下电流镜电路的第二输出端子NCSN的电压减小。例如，当输出电压信号VOUT的幅值变得比输入电压信号VIN的幅值大MOS晶体管(例如，NMOS晶体管丽16或PMOS晶体管MP16)的阈值电压时,负载级130的上电流镜电路的第一输出端子NCU的电压增大,并且负载级130的下电流镜电路的第一输出端子NCD的电压增大。
[0101]例如，当输出电压信号VOUT的幅值变得比输入电压信号VIN的幅值大MOS晶体管(例如，NMOS晶体管丽16或PMOS晶体管MP16)的阈值电压时，包括在图6的比较器162中的NMOS晶体管丽16为截止状态，PMOS晶体管MP16为导通状态。因此，推补偿电流产生器166被启动，并且作为推补偿电流产生器166的输出的推补偿电流IC0MP_PUSH被提供至负载级130的上电流镜电路的第一输出端子NCU。推补偿电流IC0MP_PUSH可从包括在推补偿电流产生器166中的PMOS晶体管MP15流至负载级130的上电流镜电路的第一输出端子NCU。例如，推补偿电流产生器166推动推补偿电流IC0MP_PUSH。因此，负载级130的上电流镜电路的第一输出端子NCU的电压通过推补偿电流IC0MP_PUSH而变得更加高。因此，包括在输出级150中的PMOS晶体管MP8迅速截止，并且输出电压信号VOUT的下降时间通过推补偿电流IC0MP_PUSH而变得更短。
[0102]当输出电压信号VOUT的幅值变得比输入电压信号VIN的幅值大MOS晶体管(例如，NMOS晶体管丽16或PMOS晶体管MP16)的阈值电压时，包括在图6的比较器162中的NMOS晶体管丽16为截止状态。因此，拉补偿电流产生器164被停用，并且作为拉补偿电流产生器164的输出的拉补偿电流IC0MP_PULL不被提供至负载级130。
[0103]如上所述，根据本发明构思的示例性实施例的缓冲电路在输出电压信号为过渡状态时可通过启动转换速率补偿电路来提高输出电压信号的转换速率。
[0104]图9是示出根据本发明构思的示例性实施例的缓冲电路的框图。
[0105]参照图9，缓冲电路20可包括运算放大器200和转换速率补偿电路160。图9所示的运算放大器200可具有单一结构的输入级，该单一结构与图1所示的运算放大器100的轨至轨结构不同。
[0106]运算放大器200可包括输入级210、负载级230、输出级150和上偏置电路170。
[0107]负载级230利用拉补偿电流IC0MP_PULL和推补偿电流IC0MP_PUSH执行转换速率补偿操作，产生与输入电压信号VIN和输出电压信号VOUT之间的电压差对应的负载电流ILD和ILDB，并将负载电流ILD和ILDB提供至输入级210。上偏置电路170将偏置电流提供至输入级210。
[0108]图10是示出包括在图9的缓冲电路20中的输入级210和上偏置电路170的示例的电路图。
[0109]参照图10，输入级210可包括PMOS晶体管MPl和MP2，并且可从负载级230接收拉负载电流ILD和ILDB。拉负载电流ILD和ILDB可从输入级210流至负载级230。上偏置电路170可基于第一偏置电压VBl产生第一偏置电流，并且可将第一偏置电流提供至输入级210。
[0110]图11是示出包括在图9的缓冲电路20中的负载级230和输出级150的示例的电路图。
[0111]与图3的负载级130不同的是，图11所示的负载级230可仅将拉负载电流ILD和ILDB提供至输入级210，而可不提供推负载电流ILU和ILUB。
[0112]拉负载电流ILD可从输入级210流至下电流镜电路的第一输出端子NCD，拉负载电流ILDB可从输入级210流至下电流镜电路的第二输出端子NCSN。
[0113]图12是示出包括在图9的缓冲电路20中的负载级和输出级的示例的电路图。
[0114]参照图12，图12所示的负载级230a可包括上共源共栅电路以及第一连接电路和第二连接电路，该上共源共栅电路包括PMOS晶体管MP4_1和MP5_1。PMOS晶体管MP4_1、MP5_1可响应于偏置电压VB5来操作。上共源共栅电路可连接在包括PMOS晶体管MP4和MP5的上电流镜电路与第一连接电路和第二连接电路之间。此外，图12所示的负载级230a可包括下共源共栅电路，该下共源共栅电路包括NMOS晶体管MN4_1和MN5_1。NMOS晶体管MN4_1和丽5_1可响应于偏置电压VB6来操作。下共源共栅电路连接在包括NMOS晶体管MN4和丽5的下电流镜电路与第一连接电路和第二连接电路之间。除了上共源共栅电路和下共源共栅电路之外，图12所示的负载级230a可具有与图11所示的负载级230的结构相似的结构。因此，图12所示的负载级230a可与图11所示的负载级230相似地操作。如上所述，由于包括共源共栅电路(例如，上共源共栅电路和下共源共栅电路)的负载级230a可具有高输出阻抗，因此包括负载级230a的缓冲电路和放大器可获得高电压增益。
[0115]图13是示出根据本发明构思的示例性实施例的缓冲电路30的框图。
[0116]参照图13，缓冲电路30可包括运算放大器300和转换速率补偿电路160。图13所示的运算放大器300可具有单一结构的输入级，该运算放大器300与图1中的具有轨至轨结构的运算放大器100不同。
[0117]运算放大器300可包括输入级310、负载级330、输出级150和下偏置电路180。
[0118]负载级330利用拉补偿电流IC0MP_PULL和推补偿电流IC0MP_PUSH执行转换速率补偿操作，产生与输入电压信号VIN和输出电压信号VOUT之间的电压差对应的负载电流ILU和ILUB，并且将负载电流ILU和ILUB提供至输入级310。下偏置电路180将偏置电流提供至输入级310。
[0119]图14是示出包括在图13的缓冲电路30中的输入级310和下偏置电路180的示例的电路图。
[0120]参照图14，输入级310可包括NMOS晶体管丽I和丽2，并且可从负载级330接收推负载电流ILU和ILUB。推负载电流ILU和ILUB可从负载级330流至输入级310。下偏置电路180可基于第二偏置电压VB2产生第二偏置电流，并且可将第二偏置电流提供至输入级310。
[0121]图15是示出包括在图13的缓冲电路30中的负载级330和输出级150的示例的电路图。
[0122]与图3的负载级130不同的是，图15所示的负载级330可仅将推负载电流ILU和ILUB提供至输入级310，而可不提供拉负载电流ILD和ILDB。
[0123]推负载电流ILU可从上电流镜电路的第一输出端子NCU流至输入级310，并且推负载电流ILUB可从上电流镜电路的第二输出端子NCSP流至输入级310。
[0124]图16是示出包括在图13的缓冲电路30中的负载级和输出级的示例的电路图。
[0125]图16所示的负载级330a可包括上共源共栅电路以及第一连接电路和第二连接电路，该上共源共栅电路包括PMOS晶体管MP4_1和MP5_1。PMOS晶体管MP4_1、MP5_1可响应于偏置电压VB5来操作。上共源共栅电路可连接在包括PMOS晶体管MP4和MP5的上电流镜电路与第一连接电路和第二连接电路之间。此外，图16所示的负载级330a可包括下共源共栅电路，该下共源共栅电路包括NMOS晶体管MN4_1和MN5_1。NMOS晶体管MN4_1和丽5_1可响应于偏置电压VB6来操作。下共源共栅电路可连接在包括NMOS晶体管MN4和MN5的下电流镜电路与第一连接电路和第二连接电路之间。除上共源共栅电路和下共源共栅电路以外，图16所示的负载级330a可具有与图15所示的负载级330的结构相似的结构。因此，图16所示的负载级330a可与图15所示的负载级330相似地操作。如上所述，由于包括共源共栅电路(例如，下共源共栅电路和上共源共栅电路)的负载级330a可具有高输出阻抗，因此包括负载级330a的缓冲电路和放大器可获得高电压增益。
[0126]图17是示出根据本发明构思的示例性实施例的缓冲电路的框图。图17的缓冲电路40可具有斩波(chopping)结构。
[0127]参照图17，缓冲电路400可包括运算放大器400和转换速率补偿电路460。图17所示的运算放大器400可具有包括双输入级的轨至轨结构。
[0128]运算放大器400可包括输入级410、负载级430、输出级450、上偏置电路470、下偏置电路480和传输门TG1、TG2、TG3和TG4。
[0129]运算放大器400放大输入电压信号VIN，以产生输出电压信号VOUT。转换速率补偿电路460基于输入电压信号VIN与输出电压信号VOUT之间的电压差来产生补偿电流,将补偿电流提供至运算放大器400的负载级430，以及减少输出电压信号VOUT的过渡时间。
[0130]输入级410通过传输门TG1、TG2、TG3和TG4接收输入电压信号VIN和输出电压信号V0UT，并确定输入电压信号VIN与输出电压信号VOUT之间的电压差。负载级430利用拉补偿电流IC0MP_PULL和推补偿电流IC0MP_PUSH执行转换速率补偿操作，产生与输入电压信号VIN和输出电压信号VOUT之间的电压差对应的负载电流ILU、ILUB、ILD和ILDB，并且将负载电流ILU、ILUB, ILD和ILDB提供至输入级410。上偏置电路470和下偏置电路480将偏置电流提供至输入级410。
[0131]当斩波信号CHOP处于逻辑低电平时，传输门TGl打开，当斩波信号CHOP处于逻辑高电平时，传输门TG2打开，当斩波信号CHOP处于逻辑高电平时，传输门TG3打开，并且当斩波信号CHOP处于逻辑低电平时,传输门TG4打开。斩波禁止信号(chopping bar signal)CHOPB是一种具有与斩波信号CHOP相反相位的信号。
[0132]例如，当斩波信号CHOP处于逻辑高电平时，TGl处于关闭状态，TG2处于打开状态，TG3处于打开状态，并且TG4处于关闭状态。在这种情况下，输出电压信号VOUT通过上输入线路UIL施加至输入级410，输入电压信号VIN通过下输入线路LIL施加至输入级410。此夕卜，当斩波信号CHOP处于逻辑低电平时，TGl处于打开状态，TG2处于关闭状态，TG3处于关闭状态，并且TG4处于打开状态。在这种情况下，输入电压信号VIN通过上输入线路UIL施加至输入级410，并且输出电压信号VOUT通过下输入线路LIL施加至输入级410。因此，图17的缓冲电路400可在斩波模式下进行操作。
[0133]图18是示出与根据现有技术的缓冲电路进行比较的根据本发明构思的示例性实施例的缓冲电路的输出信号的波形的示图，图19是示出与根据现有技术的缓冲电路进行比较的根据本发明构思的示例性实施例的缓冲电路的输出信号的上升时间的示图。在图19中，横轴表不连接至缓冲电路的输出端子的负载电容器的电容量，纵轴表不输出电压信号的上升时间。
[0134]参照图18，当利用根据本发明构思的实施例的缓冲电路执行转换速率补偿时，根据本发明构思的示例性实施例的缓冲电路的输出电压信号V0UT2的过渡时间可比根据现有技术的没有执行转换速率补偿的缓冲电路的输出电压信号V0UT1的过渡时间更短。例如，与根据现有技术产生的输出电压信号V0UT1相比，当利用根据本发明构思的示例性实施例的缓冲电路执行转换速率补偿时，可提高输出电压信号V0UT2的转换速率。
[0135]参照图19，当利用根据本发明构思的示例性实施例的缓冲电路执行转换速率补偿时，根据本发明构思的示例性实施例的缓冲电路的输出电压信号V0UT2的上升时间TR2可比根据现有技术的没有执行转换速率补偿的缓冲电路的输出电压信号V0UT1的上升时间TRl更短。例如，与根据现有技术产生的输出电压信号V0UT1相比，当利用根据本发明构思的示例性实施例的缓冲电路执行转换速率补偿时，输出电压信号V0UT2的转换速率可得到提闻。
[0136]因此，缓冲电路可具有高转换速率、高输出驱动能力和低功耗。
[0137]图20是示出包括根据本发明构思的示例性实施例的缓冲电路在内的源极驱动电路500的框图。
[0138]参照图20，源极驱动电路500可包括移位寄存器510、数据锁存电路520、数模转换器530和输出缓冲电路540。
[0139]移位寄存器510可基于时钟信号CLK和输入/输出控制信号D1产生脉冲信号。数据锁存电路520可接收数据DATA和负载信号TP。数据锁存电路520可根据移位寄存器510的移位顺序来锁存数据DATA，并且可在施加负载信号TP时输出数据DATA。
[0140]数模转换器530可利用灰度电压GMA产生与数据锁存电路520的输出信号Dl至Dn对应的作为模拟信号的输入电压信号VINl至VINn。输出缓冲电路540可补偿转换速率，并且可缓冲输入电压信号VINl至VINn以产生源极信号Yl至Yn。可根据施加至数据锁存电路520的数据DATA的序列将源极信号Yl至Yn输出至每根源线。
[0141]图20所示的源极驱动电路500中的输出缓冲电路540可具有多个缓冲电路。这些缓冲电路中的每一个具有与根据本发明构思的示例性实施例的图1、图9、图13和图17中的各缓冲电路中的一个的结构基本相同的结构。因此，每个缓冲电路可包括运算放大器和转换速率补偿电路。运算放大器可具有与图1、图9、图13和图17中的各放大器中的一个的结构基本相同的结构。转换速率补偿电路可具有与图1、图9、图13和图17中的各转换速率补偿电路中的一个的结构基本相同的结构。转换速率补偿电路可被配置为基于输入电压信号与输出电压信号之间的电压差来产生补偿电流，将补偿电流提供至运算放大器的负载级，并且减少运算放大器的输出电压信号的过渡时间。因此，输出缓冲电路540的每个输出电压信号可具有短过渡时间和高转换速率。
[0142]图21是示出包括在图20的源极驱动电路500中的输出缓冲电路540的示例的电路图。
[0143]参照图21，输出缓冲电路540可包括多个通道放大器0P_CH1至0P_CHn，并且可对输入电压信号VINl至VINn执行缓冲，以产生输出电压信号Yl至Yn。可将偏置电压VB施加至通道放大器0P_CH1至0P_CHn。
[0144]图22是示出包括图20的源极驱动电路500在内的IXD装置的电路图。
[0145]参照图22，IXD装置1000可包括控制器1100、栅极驱动电路1200、源极驱动电路1300、液晶面板1400和灰度电压产生器1500。
[0146]液晶面板1400可包括以矩阵形式排列的多个像素。每个像素可包括薄膜晶体管(TFT)。TFT可具有接收源极信号(还称作“数据信号”)的源极和接收栅极信号(还称作“扫描信号”)的栅极。储能电容器CST和液晶电容器CLC可连接在TFT的漏极与公共电压VCOM之间。液晶面板1400可通过栅极线Gl至Gn接收栅极信号并且通过源极线Dl至Dm接收源极信号。栅极驱动电路1200可通过对导通电压Von和截止电压Voff进行组合来产生栅极信号，并且可将栅极信号施加至栅极线Gl至Gn。
[0147]灰度电压产生器1500可产生与IXD装置1000的亮度相关联的正灰度电压和负灰度电压GMA。
[0148]源极驱动电路1300可利用从灰度电压产生器1500输出的灰度电压GMA对从控制器1100接收的数据DATA执行数模(D/A)转换，并且可将转换后的数据施加于源极线Dl至Dm0
[0149]控制器1100可接收RGB视频信号R、G和B以及诸如垂直同步信号Vsync、水平同步信号Hsync、主时钟信号MCLK、数据使能信号DE等控制信号。控制器1100可基于各控制信号产生源极控制信号CONTl和栅极控制信号C0NT2，并且可适当处理RGB视频信号R、G和B以符合液晶面板1400的操作条件。因此，控制器1100可将栅极控制信号C0NT2发送至栅极驱动电路1200，并且可将源极控制信号CONTl和视频信号DATA(R、G、B)发送至源极驱动电路1300。
[0150]栅极驱动电路1200可包括多个栅极驱动集成电路(IC)(未示出)，并且源极驱动电路1300可包括多个源极驱动IC(未示出)。数据DATA可确定关于各个像素的灰度级。源极驱动电路1300可将源极信号施加至排列在液晶面板1400上的源极线Dl至Dm，并且栅极驱动电路1200可将栅极信号施加至排列在液晶面板1400上的栅极线Gl至Gn。
[0151]包括在图22的IXD装置1000中的源极驱动电路1300可具有与图20的源极驱动电路500的结构基本相同的结构。因此，IXD装置1000可包括根据本发明构思的示例性实施例的图20的输出缓冲电路540。包括在IXD装置1000中的输出缓冲电路可包括运算放大器和转换速率补偿电路。运算放大器可被配置为放大输入电压信号，以产生输出电压信号。转换速率补偿电路可被配置为基于输入电压信号与输出电压信号之间的电压差产生补偿电流，将补偿电流提供至运算放大器的负载级，并且减少输出电压信号的过渡时间。因此，输出缓冲电路的输出电压信号可具有短过渡时间和高转换速率。
[0152]图23是示出根据本发明构思的示例性实施例的控制缓冲电路的方法的流程图。
[0153]参照图23，控制缓冲电路的方法可包括:
[0154](I)基于输入电压信号与输出电压信号之间的电压差产生转换速率补偿电流
(SI)；
[0155](2)将转换速率补偿电流提供至运算放大器的负载级(S2);以及
[0156](3)缓冲输入电压信号以产生输出电压信号(S3)。
[0157]将转换速率补偿电流提供至运算放大器的负载级的步骤可包括当输入电压信号与输出电压信号之间的电压差大于预定电压时将补偿电流提供至运算放大器的负载级。将转换速率补偿电流提供至运算放大器的负载级的步骤可包括当输入电压信号与输出电压信号之间的电压差大于MOS晶体管的阈值电压时将补偿电流提供至运算放大器的负载级。
[0158]图24是示出包括在控制缓冲电路的方法中的产生转换速率补偿电流的方法的流程图。
[0159]参照图24，产生转换速率补偿电流的方法可包括:
[0160](I)将输入电压信号的幅值与输出电压信号的幅值进行比较以产生第一电流(Sll)；
[0161](2)基于第一电流产生拉补偿电流(S12);以及
[0162](3)基于第一电流产生推补偿电流(S13)。
[0163]虽然已经描述了输出缓冲电路、包括输出缓冲电路的源极驱动电路和具有源极驱动电路的LCD装置，但是本发明构思除了可应用于LCD装置以外，还可应用于诸如等离子体显示面板(PDP)、有机发光二极管(OLED)等的一般显示装置。
[0164]本发明构思的实施例可应用于缓冲电路、半导体设备和包括该缓冲电路的显示装置。
[0165]虽然已经参照本发明构思的示例性实施例对本发明构思进行了描述，但是本领域技术人员应该理解，在不脱离本发明构思的精神和范围的情况下，可对各示例性实施例作出许多形式和细节上的修改，并且不应将本发明构思理解为限于本文所公开的特定实施例。
【权利要求】
1.一种缓冲电路,包括: 运算放大器，其被配置为放大输入电压信号并且产生输出电压信号；以及 转换速率补偿电路，其被配置为基于所述输入电压信号与所述输出电压信号之间的电压差来产生补偿电流，并且将所述补偿电流提供至所述运算放大器的负载级。
2.根据权利要求1所述的缓冲电路，其中，当所述电压差大于预定电压时，所述转换速率补偿电路将所述补偿电流提供至所述负载级。
3.根据权利要求1所述的缓冲电路，其中，当所述电压差大于预定电压时，所述转换速率补偿电路将所述补偿电流提供至所述负载级中的输出电容器的一端。
4.根据权利要求2所述的缓冲电路，其中，所述预定电压对应于所述转换速率补偿电路中的MOS晶体管的阈值电压。
5.根据权利要求1所述的缓冲电路，其中，所述转换速率补偿电路被配置为产生流入所述运算放大器的推补偿电流和流出所述运算放大器的拉补偿电流。
6.根据权利要求5所述的缓冲电路，其中，所述转换速率补偿电路包括: 比较器，其被配置为将所述输入电压信号与所述输出电压信号进行比较，并且产生对应于所述电压差的第一电流； 拉补偿电流产生器，其被配置为对所述第一电流执行电流镜操作，并且产生所述拉补偿电流；以及 推补偿电流产生器，其被配置为对所述第一电流执行电流镜操作，并且产生所述推补偿电流。
7.根据权利要求6所述的缓冲电路，其中，所述比较器包括: NMOS晶体管，其具有栅极、源极和漏极，对所述栅极施加所述输入电压信号，对所述源极施加所述输出电压信号，所述漏极连接至第一节点；以及 PMOS晶体管，其具有栅极、源极和漏极，对所述栅极施加所述输入电压信号，对所述源极施加所述输出电压信号，所述漏极连接至第二节点。
8.根据权利要求7所述的缓冲电路，其中，当所述输入电压信号比所述输出电压信号大所述NMOS晶体管中的阈值电压时，所述NMOS晶体管导通而所述PMOS晶体管截止，所述拉补偿电流产生器被启动，并且所述转换速率补偿电路将所述拉补偿电流提供至所述负载级。
9.根据权利要求7所述的缓冲电路，其中，当所述输出电压信号比所述输入电压信号大所述PMOS晶体管中的阈值电压时，所述PMOS晶体管导通而所述NMOS晶体管截止，所述推补偿电流产生器被启动，并且所述转换速率补偿电路将所述推补偿电流提供至所述负载级。
10.根据权利要求7所述的缓冲电路，其中，所述NMOS晶体管的主体电连接至所述NMOS晶体管的源极，并且所述PMOS晶体管的主体电连接至所述PMOS晶体管的源极。
11.根据权利要求7所述的缓冲电路，其中，所述拉补偿电流产生器包括: 第一电流源，其被配置为产生第一电源电流，响应于第一控制信号来调整所述第一电源电流的幅值； 第一 PMOS晶体管，其源极连接至电源电压，其漏极和栅极共同连接至所述第一电流源； 第二 PMOS晶体管，其源极连接至电源电压，其栅极连接至所述第一 PMOS晶体管的栅极； 第三PMOS晶体管，其源极连接至所述第二 PMOS晶体管的漏极，其漏极和栅极共同连接至所述第一节点； 第四PMOS晶体管，其源极连接至电源电压，其栅极连接至所述第三PMOS晶体管的栅极； 第一 NMOS晶体管，其漏极和栅极共同连接至所述第四PMOS晶体管的漏极，其源极接地；以及 第二 NMOS晶体管，其栅极连接至所述第一 NMOS晶体管的栅极，其源极接地，并且从其漏极输出所述拉补偿电流。
12.根据权利要求7所述的缓冲电路，其中，所述推补偿电流产生器包括: 第二电流源，其被配置为产生第二电源电流，响应于第二控制信号来调整所述第二电源电流的幅值； 第一 NMOS晶体管，其源极接地，其漏极和栅极共同连接至所述第二电流源； 第二 NMOS晶体管，其源极接地，其栅极连接至所述第一 NMOS晶体管的栅极； 第三NMOS晶体管，其源极连接至所述第二 NMOS晶体管的漏极，其漏极和栅极共同连接至所述第二节点； 第四NMOS晶体管，其源极接地，其栅极连接至所述第三NMOS晶体管的栅极； 第一PMOS晶体管，其漏极和栅极共同连接至所述第四NMOS晶体管的漏极，其源极连接至电源电压；以及 第二 PMOS晶体管，其栅极连接至所述第一 PMOS晶体管的栅极，其源极连接至电源电压，并且从其漏极输出所述推补偿电流。
13.根据权利要求7所述的缓冲电路，其中，所述拉补偿电流产生器包括: 第一 PMOS晶体管，其源极连接至电源电压，其栅极连接至包括在所述运算放大器的负载级中的第一电流镜电路的输出端子； 第二 PMOS晶体管，其源极连接至所述第一 PMOS晶体管的漏极，其漏极和栅极共同连接至所述第一节点； 第三PMOS晶体管，其源极连接至电源电压，其栅极连接至所述第二 PMOS晶体管的栅极； 第一 NMOS晶体管，其漏极和栅极共同连接至所述第三PMOS晶体管的漏极，其源极接地；以及 第二 NMOS晶体管，其栅极连接至所述第一 NMOS晶体管的栅极，其源极接地，并且从其漏极输出所述拉补偿电流。
14.根据权利要求7所述的缓冲电路，其中，所述推补偿电流产生器包括: 第一 NMOS晶体管，其源极接地，其栅极连接至包括在所述运算放大器的负载级中的第二电流镜电路的输出端子； 第二 NMOS晶体管，其源极连接至所述第一 NMOS晶体管的漏极，其漏极和栅极共同连接至所述第二节点； 第三NMOS晶体管，其源极接地，其栅极连接至所述第二 NMOS晶体管的栅极； 第一PMOS晶体管，其漏极和栅极共同连接至所述第三NMOS晶体管的漏极，其源极连接至电源电压；以及 第二 PMOS晶体管，其栅极连接至所述第一 PMOS晶体管的栅极，其源极连接至电源电压，并且从其漏极输出所述推补偿电流。
15.根据权利要求5所述的缓冲电路，其中，所述运算放大器包括: 输入级，其被配置为接收所述输入电压信号和所述输出电压信号，并且确定所述输入电压信号与所述输出电压信号之间的电压差； 所述负载级，其被配置为利用所述拉补偿电流和所述推补偿电流来执行转换速率补偿操作，产生对应于所述电压差的负载电流，并且将所述负载电流提供至所述输入级；以及 输出级，其连接至所述负载级，并且被配置为产生所述输出电压信号。
16.根据权利要求15所述的缓冲电路，其中，所述输入级包括: 第一输入级，其包括PMOS晶体管，并且被配置为从所述负载级接收拉负载电流；以及 第二输入级，其包括NMOS晶体管，并且被配置为从所述负载级接收推负载电流。
17.—种运算放大器，包括: 输入级，其被配置为接收输入电压信号和输出电压信号，并且确定所述输入电压信号与所述输出电压信号之间的电压差； 负载级，其被配置为执行转换速率补偿操作，产生对应于所述电压差的负载电流，并且将所述负载电流提供至输入级；以及 输出级，其连接至所述负载级，并且被配置为产生所述输出电压信号。
18.根据权利要求17所述的运算放大器，其中，所述输入级包括第一输入级，所述第一输入级包括PMOS晶体管，并且被配置为从所述负载级接收拉负载电流。
19.根据权利要求18所述的运算放大器，其中，所述输入级还包括第二输入级，所述第二输入级包括NMOS晶体管，并且被配置为从所述负载级接收推负载电流。
20.一种包括在缓冲电路中的转换速率补偿电路，包括: 拉补偿电流产生器，其被配置为当所述缓冲电路的输入电压信号比所述缓冲电路的输出电压信号大预定电压时产生拉补偿电流；以及 推补偿电流产生器，其被配置为当所述输出电压信号比所述输入电压信号大预定电压时产生推补偿电流。
【文档编号】H03F3/45GK104467804SQ201410486449
【公开日】2015年3月25日 申请日期:2014年9月22日 优先权日:2013年9月23日
【发明者】李成浩 申请人:三星电子株式会社