具有低功耗的自刷新半导体集成电路的制作方法

专利名称：具有低功耗的自刷新半导体集成电路的制作方法
技术领域：
0001本发明总的涉及动态随机存取存储器(DRAM )，更具体地，本 发明涉及DRAM自刷新电路。
背景技术：
0002随着晶体管半导体制造技术达到纳米水平，使用此技术所获 得的电路和系统可以实现若干主要优点。相比之前的制造技术，在硅片的 给定区域内更高集成度地封装了更多的特征和功能，得到更小和更便于携 带的设备。随着更高的集成度，可以在每一硅晶片上制造更大量的芯片， 有效地降低了每一芯片的生产成本。由于阈值电压的降低，更小的晶体管 开关更快，从而为系统提供更快的运行速度。
0 0 0 3利用更小尺度晶体管优点的半导体设备的例子是动态随机存 取存储器，从此处开始筒单地以首字母简写DRAM指代。本领域内普通^支 术人员应当了解，由于DRAM的高密度和高运行速度，其在计算机系统中 受到最为广泛的使用。虽然存在可用的不同类型的DRAM以适应特定标准， 例如RDRAM、 SDRAM、 DDR-SDRAM,但其基础核心仍是DRAM。
0004DRAM存储器单元基于电荷存储来区别所存储的逻辑'T，和 逻辑"0"。但不幸地是，在相对较短的一段时间之后，此电荷将泄露或者 耗散，因此需要周期性的刷新来保持所存储的逻辑电平。DRAM刷新在本领 域内是公知的，其为执行刷新操作所必须的电路。现在参照图l所示的现 有技术的DRAM系统，对刷新、操作进行筒单描述。
0005图1的现有技术的DRAM包括存储器单元阵列100、间距 (pitch)受限的外围电路、数据路径电路、寻址电路和刷新控制电路。 图1所示的DRAM系统已经被简化，但是本领域内技术人员可以理解DRAM 系统将包括其它电路以实现进一步的功能。
0006存储器单元阵列100包括与存储器单元耦合的字线和位线。 间距受限外围电路包括用于驱动字线的行解码器102，以及用于传递数据出入存储器单元的读出放大器和位线存取电路104。为符合存储器单元阵 列100的尺寸，间距受限电路被密集地封装。
0007应该注意，在耦合或者连接在一起的节点处可以包括具有或 者不具有居间电3各(intervening circuit)的连4妻。
0008寻址电路可以包括行地址预解码器106、列地址解码器108 和地址緩冲器110, 4于地址预解码器106用于响应4于地址R-ADDR[n]来产 生经过预解码的行地址，列地址解码器10 8用于响应列地址C—ADDR [m]以 激活位线存取设备，地址緩存器110用于响应外部地址AO-An来产生 R-ADDR[n]和C-ADDR[m]。数据路径电路包括数据I/O电路112，用于将块 104中的读出放大器之间的数据耦合至数据输入/输出缓冲器(未示出)。 应该注意上述变量n和m是等于0或者大于0的整数值。
0009刷新控制电路包括命令控制器114、内部行地址计数器116 和自刷新电路118。此刷新控制电路为本领域内公知，并且图1中所示的 系统可以包括附加电路块用来执行附加操作。命令控制器114响应时钟信 号CLK,并且接收若干系统级信号，诸如CKE、 WT、 RD和REF，其被解码 用来通过信号COMMAND来启动DRAM系统中的各种4喿作。用来解释说明DRAM 系统的操作的三个示例性操作将包括读操作、自动刷新操作和自刷新操 作。
0010DRAM读操作对本领域内普通技术人员是公知的。在图1中， 当命令控制器114接收到表示通知读操作的信号CKE、 WT、 RD和REF的预 定组合时，读操作被启动，并且地址緩冲器110接收一组特定的地址信号 A0到An。地址纟爰冲器110产生一组4亍地址R—ADDR[n]和一组列地址 C-ADDR [m]。行地址预解码器106从R-ADDR [n]产生经过预解码的行地址信 号，行解码器102随后使用所述信号来驱动存储器单元阵列100中的至少 一个字线。所有连接到所驱动字线的存储器单元将把它们存储的电荷耦合 到各自的位线。换句话说，存储器单元阵列100中的每一个位线将携带数 据，该数据随后被块104中的相应位线读出放大器读取并锁存。基于此配 置，列地址解码器108将选4奪对应于C-ADDR[m]的块104中的至少一个位 线存取设备，用于耦合此位线读出放大器到数据I/O电路块112。读取操 作并不涉及刷新控制电路。
0011自动刷新和自刷新操作的主要区别在于执行这些操作的时 才几。自动刷新，也称为CAS先于RAS ( CAS-Before-RAS )刷新和^又RAS(RAS-0nly)刷新，在DRAM系统的正常操作期间执行，而自刷新操作在 DRAM系统的休眠模式期间执行，众所周知，休眠模式用于将DRAM系统的 所选电路断电，来降低功耗，然而，必须在休眠模式期间刷新存储器单元 阵列100中的DRAM单元来保持所存储的数据。
0012在DRAM系统的正常操作期间，当通过由命令控制器114接 收到的外部信号而接收到刷新命令时，执行自动刷新操作。命令控制器114 随后提供控制信号REFR，用于增加或者减少内部行地址计数器116,并且 通过地址缓冲器110启动锁存。内部行地址计数器116提供由地址缓冲器 110锁存的刷新地址REF_ADDR[p]。应注意变量p为等于0或者大于0的 整数。地址缓沖器110产生行地址R—ADDR[n],由行地址预解码器106和 行解码器102解码该行地址，用来驱动至少一个字线。每一位线读出放大 器随后通过其固有的放大操作恢复所存取的存储器单元的电荷。由于自动 刷新操作在正常操作期间优先于其它操作被执行，所以其被快速执行以允 许其它操作继续。
0013自刷新电^^ 118包括内部振荡器(未示出)。DRAM系统通过 命令控制器114进入休眠模式(或者"自刷新模式")，以启动自刷新电路 118的振荡器。自刷新电^各118提供休眠信号SLEEP给内部行地址计^:器 116。根据用于自刷新进入和退出的命令，在自刷新模式中周期性地产生 信号OSC —OUT。所产生的OSC-OUT信号被提供给内部行地址计数器116和 地址缓沖器110。响应于OSC —OUT,地址缓沖器110锁存由内部行地址计 数器116产生的REF_ADDR[p]，并且提供行地址R-ADDR[n]。如先前所述 自动刷新情况那样，经行地址预解码器106和行解码器102驱动字线来刷 新存储器单元阵列100中的存储器单元。
0014以现有才支术纳米级制造工艺实现的图1的DRAM系统将内在 地提高系统的速度性能。特别地，可以优化晶体管-尤其是行地址预解码 器106和行解码器102，来最小化通过它们的行地址R-ADDR[n]的传输延 迟。然而，尺寸最小化的高速晶体管的一个显著缺陷是通过晶体管的泄漏 电流，其增加了 DRAM系统的总功耗。纳米级制造工艺的电流泄漏问题已 被半导体工业很好地记载。因此，获取高速运行的代价是功耗。
0015图2和图3是解释说明纳米技术晶体管中的电流泄漏源的电 路原理图。图2为简单的逻辑门电路，包括其输出连接到反相器202的输 入的2输入与非门200。例如，此电路可以是图1的行地址预解码器106中的若干电路的其中之一。与非门200 4妾收两个行地址，R-ADDR[h]和 R-ADDR[i]，并且通过反相器202产生经过预解码的行地址PDR_ADDR[k]。 应注意变量h、 i和k为大于或者等于0的整数值。与非门200和反相器 202都使用CMOS晶体管实现，并且优选地具有最小的尺寸以获取最大的速 度。尽管没有明确示出，但是两个逻辑门都连接到电源VDD和VSS。电流 泄漏可能发生在每一逻辑门的所有晶体管中，如图3所示。
0016图3为图2所示反相器202的晶体管示意图。反相器202为 标准的互补型CMOS反相器，其包括在VDD和VSS之间串联连接的P沟道 晶体管300和n沟道晶体管302。与非门200的CMOS晶体管实现为本领域 内所公知，因此未示出。当使用纳米技术实现时，即使输入信号IN维持 于逻辑"0"或者逻辑"1"状态，晶体管300和302也可能从VDD泄漏电 流()到vss。此外，电流可以从VDD通过晶体管300和302的薄栅 极氧化物泄漏(/,^2 ),从而允许电流由其中流过到达在先晶体管的漏极/ 源极端。例如，如果晶体管300的栅极被在先电路驱至VSS，电流可以通 过其栅极氧化物从VDD直4妄泄漏到VSS。
0017因此，DRAM系统的自刷新操作可能消耗大量的能量，这对于 便携式计算应用是不期望的。在便携式计算应用中，其中电池寿命是有限 的，为了延长电池寿命，可以经常使用休眠模式，以延长时间周期。
0018因此，期望提供一种DRAM系统的低功耗自刷新方案。

发明内容
0019本发明的一个目的是克服或者减小DRAM存储器的前述自刷 新系统的至少一个缺陷。
0020在第一方面，本发明提供用在动态随机存取存储器中的基于 模式的逻辑电路。所述基于模式的逻辑电路可包括第一电路和第二电路， 所述第一电路用于在第 一操作模式中响应第 一输入信号的预定逻辑状态， 从而产生第一信号；所述第二电路与所述第一电路逻辑相同，用于在第二 操作模式中响应第二输入信号的预定逻辑状态，从而产生第二信号。
0021根据本发明实施例的多个方面，所述第二电路包括晶体管， 所述晶体管的阈值电压高于所述第一'电路的晶体管的阔值电压。第一电路 包括电源开关电路，用于在第二操作模式中选择性地将第一电路的晶体管 从VDD或者VSS断开。所述第二电路包括电源开关电路，用于在深度低功耗模式中选择性地将第一电路的晶体管从VDD和VSS断开。基于模式的逻
辑电路还包括选择器电路，用于接收第一信号和第二信号，选择器电路在 第一操作模式中传送第一信号，在第二操作模式中传送第二信号。基于模 式的逻辑电路还可以包括至少两个第一信号线，用于提供所述第一输入信
号，和至少两个第二信号线，用于提供所述第二输入信号，所述第一和所 述第二信号线互相交替。
0022在又一方面，基于模式的逻辑电路还包括与至少两个第一信 号线耦合的第 一驱动电路，和与至少两个第二信号线耦合的第二驱动电 路，在所述第一操作模式中，所述第二驱动电路驱动至少两个第二信号线 到VDD和VSS的其中之一。
0023在第二方面，本发明提供一种具有自刷新操作的动态随机存 取存储器(DRAM)。所述DRAM可以包括预解码电路、低功率预解码电路和 行解码电路，所述预解码电路用于在正常才喿作中响应逻辑行地址，从而提 供经过预解码的地址，所述低功率预解码电路用于在自刷新操作中响应逻 辑行地址，从而提供经过预解码的地址，所述行解码电路用于接收经过预 解码的地址并且驱动至少一个对应于经过子贞解码的地址的字线。所述DRAM 还包括电源开关电路，用于在自刷新操作中选择性地将预解码电路与VDD 或者VSS解耦合。DRAM还可以包括多路转接器电路，用于在正常操作中传 送来自预解码电路的经过预解码的地址，并且在自刷新操作中传送来自低 功率预解码电路的经过预解码的地址。低功率预解码电路可以包括晶体
管，所迷晶体管的阈值电压高于预解码电路的晶体管的阔值电压。低功率 预解码电路和预解码电路可以具有相同的逻辑电路配置。
0024在另一实施例中，DRAM还可以包括第一地址总线，用于提供 第一行地址给所述预解码电路，和第二地址总线，用于提供第二行地址给 所述低功率预解码电路。第一地址总线和第二地址总线的信号线是交替 的。DRAM还可以包括高速地址緩冲器，用于在正常操作中驱动第一地址总 线，和低功率地址緩冲器，用于在自刷新操作中驱动第二地址总线，所述 低功率地址緩冲器在正常操作中驱动第二地址总线到VDD和VSS的其中之
0025在第三方面，本发明提供一种在自刷新操作中操作动态随机 存取存储器(DRAM)的方法。所述方法包括a)禁止高速预解码电路；b) 启用低功率预解码电路，所述低功率预解码电路与高速预解码电路逻辑相同；和C)为低功率预解码电路提供刷新地址。
0026根据本方面的实施例，所述方法还包括将高速预解码电路与 VDD或者VSS解耦合的步骤，并还可以包括选择性提供来自低功率预解码 电路的经过预解码的行地址。提供刷新地址的步骤包括启用低功率地址緩 沖器来锁存由行地址计数器提供的刷新地址，并且禁止高速地址緩沖器。 高速地址緩冲器可以与VDD和VSS解耦合。
0027对本领域普通技术人员来说，通过结合附图阅读下面本发明 具体实施例的描述，本发明的其他方面和特征是显而易见的。


0028结合附图，仅通过示例方式来说明本发明的实施例，其中 图1为现有技术DRAM系统的方框图； 图2为逻辑门的电路原理图； 图3为CMOS反相器的电路原理图4为根据本发明的实施例的具有低功耗自刷新电路的DRAM系统的方 框图5A为根据本发明的实施例的基于模式的行预解码电路的电路原理图； 图5B为图5A中所示高速行预解码电路中所包括的与非门的电路原理
图5C为图5A中所示高速行预解码电路中所包括的反相器的电路原理
图6为根据本发明的实施例的基于模式的行地址緩冲器电路的电路原理
图7为根据本发明的实施例说明低功耗自刷新操作的操作时序图； 图8为交替的行地址线的平面布局图；和 图9为垂直交替的行地址线的等距视图。
具体实施例方式
0029总的来说，本发明提供逻辑相同的电路来提供相同的逻辑控制 信号，其中每一组控制信号可以具有不同的电参数。 一个电路可以被优化以 获得高速性能，而另一个电路可以被优化以获得低功耗。逻辑相同的电路可 以包括用于DRAM的字线地址预解码电路，其中，在正常4喿作^t式期间启用高速预解码电路，并且启用较低速低功耗预解码电路用于自刷新操作。在自 刷新操作期间，高速电路可以从电源去耦合，以最小化其电流泄漏。
0030现在以DRAM，更具体地以DRAM自刷新行寻址电路为背景来描 述本发明的实施例。
0031如上所述，读、写和自动刷新操作以严格时序容限(timing margin)在高速度下执行。另一方面，在休眠或者类似低功耗模式期间的自 刷新可以较低速执行。更具体地，因为不需要高速操作，可以放松对于字线 激活时序的限制。因此，可以使用为较低速运行和低功耗优化的逻辑电路来 解码部分行寻址路径。由于此电路不能高速运行以进行读/写和自动刷新操 作，所以在DRAM系统上附加了低功耗电路。尽管将消耗额外的硅区域，但 是具有专用低功耗电路路径的节能优势将超过额外的硅区域的成本。相应 地，信号的电参数可以包括时序。同样，诸如内部VDD的电压也可被调整到 较低电平电压。
0032已知的减少泄漏电流的方法是提高晶体管的阈值电压。本领 域技术人员应该知道，在制造期间可以通过修改例如栅极氧化物厚度、注 入浓度和晶体管尺寸来调整阈值电压。为了实现本发明目的，可以釆用任 何阈值电压调整技术。
0033图4是#4居本发明的实施例的DRAM系统的方框图。当前所 示系统与图l所示系统相似，并且包括附加的特征用于在自刷新操作期间 降低功耗。
0034DRAM系统包括存储器单元阵列450、行解码器452、读出放 大器和位线存取电路454、列地址解码器458、数据I/O电路462和命令 控制器464，其所执行的功能分别与前述图l所示的存储器单元阵列100、 行解码器102、读出放大器和位线存取电路104、列地址解码器108、数据 I/O电路112和命令控制器114相同。命令控制器464对时钟信号CLK进 行响应。行地址预解码器106现在被选择器电路400代替，该选择器电路 400被实现为由信号SLEEP和两个逻辑相同的电路402和404控制的简单 多路转接器(MUX)。 DRAM系统的其它电路包括基于模式的地址緩沖器406、 内部电源开关电路408、自刷新电路410和内部4亍地址计数器412。以下 进一步讨论上述电路。
0035逻辑电^各402为高速行预解码电路，而逻辑电路404为低功 率行预解码电路。两个电路都对相同的预定逻辑状态输入信号进行响应。高速行预解码电路402接收快速行地址信号R_ADDR—F[n],并且提供经过 预解码的行地址给MUX 400的第一输入。低功率行预解码电路404接收慢 速行地址信号R-ADDR-S [n],并且提供经过预解码的4亍地址给MUX 400的 第二输入。在实际实现中，因为由402和404中每一电路提供的经过预解 码的地址信号多于一个，所以来自电路402和404的经过预解码的行地址 分别被馈入MUX 400的第一组输入和第二组输入。通过信号SLEEP将一组 经过预解码的行地址选择性地提供给行解码器452。将结合图5A描述电路 402和404的进一步细节。注意到，对于给定的REF-ADDR[p],电路402 和404的逻辑输出是相同的。电5各400、 402和404共同形成基于才莫式的 预解码电^各。
0036基于模式的地址緩冲器406响应于信号SLEEP选择性地提供 两组独立的行地址R-ADDR-S[n]和R_ADDR_F[n]。在本实施例中，对于给 定的刷新地址REF-ADDR [p] ， R_ADDR_S [n]和R —ADDR-F [n]除其时序参数外 可以逻辑相同。相应地，基于模式的地址緩冲器406优选地包括用于驱动 R-ADDR—F[n]的高速地址緩冲器，和用于驱动R—ADDR —S [n]的低功率地址緩 沖器。高速地址緩沖器为高速而优化，并且低功率地址缓沖器为低功耗而 优化。这两个地址缓沖器的设计参数可以相应地与行预解码电路402和404 的设计参数相匹配。图6中示出基于模式地址緩沖器406的进一步细节。
0037自刷新电路410的功能类似于图1中的电路118。当命令控 制器464接收到低功率休眠模式命令时，控制信号SLEEP被产生。SLEEP 控制信号由MUX 400、基于模式的地址緩冲器406、内部电源开关408和 内部行地址计数器412接收。
0038响应于正常模式中的控制信号REFR以及当SLEEP信号激活 时响应于自刷新模式中的振荡信号OSC—OUT，内部行地址计数器412进行 增长，用来提供刷新地址信号REF—ADDR [p]。因此，信号SLEEP在OSC —OUT 和REFR之间进行选4奪作为产生REF_ADDR [p]的源。
0039内部电源开关408为图1系统中没有使用的电路。此电路选 择性地将电源电压VDD和VSS与内部电源轨(rail )VDDL、VSSL以及VDD_L、 VSS —L解耦合。这些内部轨可以沿特定路线连接到DRAM系统中的特定电^各。 当与VDD和VSS解耦合时，连^^妄到VDDL和VSSL的电3各将不再具有到电源 的电流路径，因此，降低/消除了泄漏电流。此解耦合可以经SLEEP发生 在休眠模式中，或者经信号DEEP发生在深度低功耗模式中。如图5A所示，预解码电路402和404由VDDL和VSSL供电，但是休眠模式期间任何不需 要的电路都可以通过连接到VDD-L、 VSS-L以及VDDL、 VSSL而获益。虽然 内部电源开关408在图4中被示为集中的电路，但是其可以分布方式实现， 使得内部轨和开关电路对于特定电路来说是局部的。
0040图5A为示出MUX 400、高速行预解码电路402和低功率行预解 码电路404细节的电3各原理图。在每一个预解码电路402和404中包括解码 逻辑，用于产生一个经过预解码的地址信号。每一个预解码电3各402和404 将包括多个解码逻辑门，用于产生一组相应的经过预解码的地址信号，但为 了筒化原理图，图5A中只示出一个。
0041低功率行预解码电路404的解码逻辑包括具有输出连接到反相 器502的与非门500 。与非门500接收行地址信号R—ADDR—S[h]和 R-ADDR-S[i]。在本示例中，与非门500和反相器502的晶体管优选地具有 高阈值电压来阻止电流泄漏。结果，相对于预解码电路402的高速电路，其 运行较慢。如上所述，存在多种方法来增加晶体管的阈值电压，任何一种都 可以用在当前公开的实施例中。在此处示出的示例中，内部电源开关408分 布在应用电路块中，并且呈现为p沟道晶体管504和n沟道晶体管506。 P 沟道晶体管504响应信号DEEP将VDD与内部功率线路VDDL解耦合，而n沟 道晶体管506响应DEEP的互补信号(标记为)将VSS与内部功率线路 VSSL解耦合。当DRAM系统进入深度低功耗才莫式时，信号DEEP被驱至逻辑高 电平以关闭晶体管504和506，从而最大化整个系统上的功率节约。在深度 低功耗模式期间，存储在存储器单元中的数据可以丟失，因此不再需要自刷 新存储器单元。
0042高速行预解码电路402的解码逻辑包括输出连接到反相器510 的与非门508。与非门508接收行地址信号R—ADDR-F[h]和R_ADDR_F[i]。在 本示例中，与非门508和反相器510的晶体管优选地具有低阈值电压(Vt) 来最大化速度。不幸的是，对于具有低Vt的纳米尺度晶体管，静态电流泄 漏为总功耗的重要部分。预解码电路402包括分布式内部电源开关电路，该 内部电源开关电路包括分别将VDD和VSS耦合到VDD_L和VSS—L的p沟道晶 体管512和n沟道晶体管514。晶体管512和514的栅极端子分别接收控制 信号SLEEP和其互补信号SLE五Z ,用于在休眠才莫式中将内部轨VDD_L和VSS-L 与VDD和VSS解耦合。
0043低功率行预解码电路404的与非门500和高速行预解码电路402的与非门508具有相同的电路结构。图5B仅示出具有公知电路配置的 与非门508，该与非门508具有p沟道晶体管542和544以及n沟道晶体 管546和548。晶体管548的源极连接至晶体管514的漏极，晶体管5U 的栅极接收控制互补信号5X五EP'。行地址信号R—ADDR—F[h]和R-ADDR_F[i] 被馈入晶体管542、 544、 546和548的栅极。与非门输出信号由晶体管544 和546的耦合漏极提供给反相器510的输入。VSS-L为位于晶体管548的源 极与晶体管514的漏极之间的节点A^的电压电平。与非门508的电路配置 类似于与非门500的电路配置，但其耦合到VDD-L。
0044低功率行预解码电路404的反相器502和高速行预解码电路 402的反相器510具有相同的电路结构。图5C示出反相器510的电路配置。 参见图5C,反相器510包括与晶体管512串联连接的漏极耦合的p沟道晶 体管552和n沟道晶体管554,晶体管512的栅极接收SLEEP。行预解码 电路402的与非门508的输出信号被馈入晶体管552和554的栅极。反相 器510的反相输出信号被提供给MUX 400的晶体管518。 VDD_L为位于晶 体管512的漏极与晶体管552的源极之间的节点A^的电压电平。反相器 502的电路配置与反相器510的电路配置相似，但其耦合到VDDL。
0045应该注意到，控制信号SLEEP可以包括SLEEP和DEEP的逻 辑或。因此，当DEEP被驱至逻辑高电平时，SLEEP被驱至逻辑高电平，从 而将预解码电路402和404与电源隔离。
0046所示MUX 400包括简单的n沟道传输晶体管(pass transistor ) 516和518，传输晶体管516和518的源/漏输入端子分别连 接到反相器502和510的输出。晶体管516的栅极端子接收控制信号SLEEP, 并且晶体管518的栅极端子接收通过反相器520的反相SLEEP信号。本领 域内技术人员应该理解，n沟道传输晶体管516和518可以由全CMOS传输 门或者p沟道晶体管所代替。此外，图中仅示出一对晶体管516和518， 但是应该理解，在实际应用中，对于每一对解码器逻辑门还将存在以同样 方式配置的一对传输晶体管。
0047在休眠模式期间，当SLEEP被驱至激活的逻辑高电平时，晶 体管512和514被关闭，以将高速行预解码电路解码器逻辑与电源隔离。 由于可以将晶体管512和514构建为呈现最小电流泄漏的高阈值电压设 备，所以通过此电路的电流泄漏一皮最小化。随着SLEEP位于逻辑高电平， 晶体管516将被导通，而晶体管518被关闭。低功率行预解码电路4(M保持激活并且其输出传送到PDR_ADDR[k]。
0048SLEEP被驱至失效的逻辑低电平来导通晶体管512和514。 在晶体管516被关闭时，晶体管518被导通。当SLEEP处于失效逻辑低电 平时，如果需要，DEEP可以与Si^^^进行逻辑或，并且^f皮驱至VDD，用来 将低功率行预解码电路404的VDDL和VSSL与VDD和VSS解耦合。
0049图6为图4所示的基于模式的地址緩冲器406的电路原理图。 基于模式的地址緩沖器406包括高速地址緩冲器600和低功率地址緩冲器 602， 二者都接收来自行地址计数器412的刷新地址REF-ADDR[p]并且可才喿 作地锁存该地址。高速地址缓冲器600可以被设置成响应控制信号REFR, 来接收并锁存外部地址信号AO到An，而不是REF-ADDR[p]。尽管图中未 示出，高速地址緩冲器600可以包括MUX电路，用于传送AO到An的其中 之一或者REF_ADDR[p]。同样，基于模式的地址緩沖器406响应另 一命令 信号COMMAND执行操作(见图4)。低功率地址緩沖器602接收SLEEP,用 于在自刷新操作期间锁存REF—ADDR[p]以及传送OSC — OUT。高速地址緩冲 器600的输出被SLEEP和Si^五尸'控制的CMOS传输门604耦合到 R_ADDR—F[n]。 R_ADDR—F [n] ^皮n沟道晶体管606耦合到VSS,晶体管606 的栅极与SLEEP连接。类似地，低功率地址緩沖器602的输出被SLEEP和 "五￡尸*控制的CMOS传输门608耦合到R—ADDR-S [n] 。 R_ADDR_S [n]被n沟 道晶体管610耦合到VSS,晶体管610的栅极与^￡￡尸'相连接。
0050在正常操作中，SLEEP处于失效的逻辑^氐电平并且5XEEP'处于 高逻辑电平，用于导通CMOS传输门604并且关闭晶体管606。因此， R-ADDR—F[n]被高速地址緩冲器600驱动。相反地，CMOS传输门608被关 闭并且晶体管610被导通，用于保持R-ADDR — S[n]处于VSS。
0051在休眠模式中，SLEEP被设置为激活的高逻辑电平并且MM:y 处于低逻辑电平，用于关闭CMOS传输门604并且导通晶体管606。因此 R-ADDR-F[n]保持在VSS。相反地，CMOS传输门608导通并且晶体管610 被关闭，从而允许低功率地址緩冲器602来驱动R—ADDR-S [n]。
0052高速地址緩沖器600可以被配置为包括具有内部VDD—L和 VSS_L线路的分布式内部电源开关，VDD_L和VSS_L线3各可以被从VDD和 VSS解耦合，用于在休眠模式中不使用电路时降低功耗。此外，低功率地 址緩冲器6 02可以包括具有VDDL和VSSL轨的分布式内部电源开关电路。
0Q53在图6的当前所示的例子中,当R-ADDR—F[n]和R-ADDR—S[n]与其各自的緩沖电路断开连接时，其被驱至VSS。可^办换地，R-ADDR — F[n] 和R_ADDR_S [n]可以被驱至VDD,或者简单地任其浮动(float )。R_ADDR_F [n 和R—ADDR-S[n]被驱至VSS或VDD的优势将稍后阐明。
0054参照图7所示的时序/序列图，以下是^"图4以及图5A、 5B、 5C和图6所示的DRAM系统的操作的描述。图7的示意图示出下述信号踪 迹时钟信号CLK、时钟使能信号CKE、外部刷新命令REFRESH、控制信号 SLEEP、振荡信号0SC-0UT、慢速行地址R —ADDR —S[n]、快速行地址 R一ADDR-F [n]和用在高速行预解码电路402中的内部轨VDD_L和VSS —L。
0055包括读/写和自动刷新的正常操作发生在时间段tl中。由于 控制信号SLEEP被保持在失效的VSS电平，所以0SC-0UT被保持在失效的 VSS电平。当SLEEP处于失效的电平时，高速地址緩沖器600提供高频 R-ADDR-F[n]信号给高速行预解码电路402，高速行预解码电路402随后产 生由MUX 400传递的经过预解码的行地址。在此时间段中，R-ADDR_S[n] 被保持在VSS。由于高速行预解码电路402被完全激活，VDD_L和VSS-L 被分别耦合到VDD和VSS。
0056接近时间段tl结束时，CKE下降到VSS，并且在时间段t2 的开始处接收有效的刷新命令REFRESH COMMAND。在此条件下，SLEEP #皮 驱至VDD的激活逻辑高电平，用于启动休眠模式。随着SLEEP处于VDD的 激活电平，0SC-0UT将以宽松的频率振荡，用于触发行地址计数器412以 提供同步于0SC-0UT的新的刷新地址REF-ADDR[p]。低功率地址缓沖器602 将锁存REF-A腿[p]并且以0SC-0UT频率驱动R一ADDR一S [n] 。 MUX 400将仅 传送由低功率行预解码电路4 04提供的经过预解码的行地址，同时高速行 预解码电路402中的VDD-L和VSS—L分别/人VDD和VSS断开。如图7所示， VDD_L緩慢放电并且VSS—L緩慢充电，在休眠模式结束时，VDD —L的最终 的偏置电压A^由下式给出
0057AVL1 = VTP。 - VTP1 + (S/lnlO) [ln(WP1/WP )] (1) 其中，
v，为晶体管512的阈值电压；
VTP,为反相器510的p沟道晶体管552的阈值电压； Wp。为晶体管512的沟道宽度； Wn为晶体管552的沟道宽度；并且 s为亚阈值摆幅。0058类似地，在休眠模式结束时，VSS-L的最终的偏置电压AP^由
下式给出
0059AVL2 = IF，。i - IV頂I + (S/lnlO) [ln(WN1/W] (2)
其中，
。为晶体管514的阈值电压；
Vn，为与非门508的n沟道晶体管548的阁值电压；
fc为晶体管514的沟道宽度；
l为晶体管548的沟道宽度；并且
s为亚阈值摆幅。 '0060但是，由于VDD—L和VSS—L都没有连接到VDD和VSS电源，所 以电流泄漏纟皮最小化。
0061自刷新t2将持续，直到CKE在时间段t3的开始时上升到VDD。 SLEEP被驱至失效的VSS电平，并且OSC—OUT下降到失效的VSS电平。随 着SLEEP处于失效的VSS电平，低功率地址緩冲器602被禁止，并且高速 地址緩冲器被启用以驱动R—ADDR-F [n]用于所启用的高速行预解码电路 402。如图7所示，在内部电源开关重新将内部VDD—L和VSS-L线路连接 到VDD和VSS后，内部VDD_L和VSS—L线^各将恢复到VDD和VSS。
0062如上所述，具有两组独立的行地址，即R — ADDR—F[n]和 R_ADDR_S[n],存在一个优点。根据本发明的实施例，R-ADDR — F [n]的信号 传送线路可以和R-ADDR-S[n]的信号传送线路相交替，用来提供噪声屏蔽 并降低串扰。这种类型的屏蔽有益于高频信号传输，诸如行地址 R_ADDR-F[n]。现有技术中公知的，通过将信号线与VDD或VSS线路相邻 布置，可以将信号线屏蔽。根据这些实施例，信号线可以垂直或水平交替。0063图8示出R—ADDR—F[n]和R — ADDR—S[n]信号线的水平交替布
局。这些线路典型地由金属形成，并且位于半导体设备的同一金属层上。 如图8所示，R_ADDR_F[n]的每一条线路和R_ADDR_S[n]的每一条线路相交 替。在图8中，示出额外的R_ADDR_S[j]。注意到变量j是大于或者等于 O的整数值。参见图6,在正常模式中，R-ADDR-S[n]的所有单个信号线都 被驱至VDD,因此屏蔽了每一个R—ADDR—F[n]信号线。
0064图9示出R-ADDR-F[n]和R—ADDR-S[n]信号线的垂直交替布 局。例子(a)示出相对彼此垂直层叠的两层金属线，其中顶层线路传送 R_ADDR_S [n]地址信号，并且底层线路传送R —ADDR_F [n]地址信号。例子(b )示出的配置包括相对彼此垂直层叠的三层金属线路。顶层和底层线路传送
R_ADDR—S[n]地址信号，并且中间线路传送R—ADDR—F [n]地址信号。例子 (a)和(b)中的每一金属线路都由不同的金属层形成。垂直地址线路交 替配置可与水平交替相结合。
0065总之，通过在系统中应用与高速逻辑电路完全相同的低功率 形式，可以实现显著节能。对于DRAM系统，通过低功率地址緩冲器和低 功率行预解码电路来实现本发明。前述本发明的实施例不应该限制于添加 与高速逻辑电路并行的低功率逻辑电路。例如，除了低功率逻辑电路外， 系统可以包括为平衡功耗和速度而优化的第三逻辑电路。在实施例中，为 了筒化，部件、设备和电路按图中所示互相连接。在本发明的实际应用中， 设备、部件和电路可以互相直接相连或者耦合，或者可以通过其他设备、 部件、电路彼此间接相连或者耦合。
0066本发明可以一皮应用到地址解码的任一等级，并且诸如VPP或 者VBB的其它电源可以受到控制。
0067上述的本发明的实施例仅用于示例。对于本领域技术人员， 在不脱离由所附的权利要求单独限定的本发明范围的前提下，可以实现特 定实施例的各种替换、修改和变更。
权利要求
1、一种用于动态随机存取存储器的基于模式的逻辑电路，包括第一电路，用于在第一操作模式中响应第一输入信号的预定逻辑状态，从而产生第一信号；和第二电路，所述第二电路与所述第一电路在逻辑上相同，用于在第二操作模式中响应第二输入信号的预定逻辑状态，从而产生第二信号。
2、 权利要求1的基于模式的逻辑电路，其中所述第二电路包括晶体 管，所述晶体管的阁值电压高于所述第一电路的晶体管的阔值电压。
3、 权利要求1的基于模式的逻辑电路，其中所述第一电路包括电源 开关电路，用于在所述第二操作模式中选择性地将所述第一电路的晶体管 从VDD或者VSS断开。
4、 权利要求1的基于模式的逻辑电路，其中所述第二电路包括电源 开关电路，用于在深度低功耗模式中选择性地将所述第 一 电路的晶体管与 VDD和VSS断开。
5、 权利要求1的基于模式的逻辑电路，还包括选择器电路，用于接 收所述第一信号和所述第二信号，所述选择器电路在所述第一操作模式中 传送所述第一信号，并且在所述第二操作模式中传送所述第二信号。
6、 权利要求1的基于模式的逻辑电路，还包括至少两个第一信号线， 用于提供所述第一输入信号，和至少两个第二信号线，用于提供所述第二 输入信号，所述第一信号线和所述第二信号线互相交替。
7、 权利要求6的基于模式的逻辑电路，还包括与所述至少两个第一 信号线耦合的第一驱动电路，和与所述至少两个第二信号线耦合的第二驱 动电路，在所述第一操作模式中，所述第二驱动电路驱动所述至少两个第 二信号线到VDD和VSS中的一个。
8、 一种具有自刷新操作的动态随机存取存储器(DRAM),包括 预解码电路，用于在正常操作中响应逻辑行地址，从而提供经过预解码的地址；低功率预解码电路，用于在所述自刷新^操作中响应所述逻辑行地址， 从而提供所述经过预解码的地址；和行解码器，用于接收所述经过预解码的地址，并且驱动至少一个对应 于所述经过预解码的地址的字线。
9、 权利要求8的DRAM，还包括电源开关电路，用于在所述自刷新操 作中选择性地将所述预解码电路从VDD或者VSS解耦合。
10、 权利要求8的DRAM，还包括多路转接器电路，用于在所述正常操 作中传送来自所述预解码电^^的所述经过预解码的地址，并且用于在所述 自刷新操作中传送来自所述低功率预解码电路的所述经过预解码的地址。
11、 权利要求8的DRAM，其中，所述低功率预解码电路包括晶体管， 所述晶体管的阈值电压高于所述预解码电路的晶体管的阈值电压。
12、 权利要求8的DRAM,其中，所述低功率预解码电路和所述预解码 电路具有相同的逻辑电路配置。
13、 权利要求8的DRAM,还包括第一地址总线，用于提供第一行地址到所述预解码电路，和 第二地址总线，用于提供第二行地址到所述低功率预解码电路。
14、 权利要求13的DRAM,其中，所述第一地址总线的信号线和所述 第二地址总线的信号线是交替的。
15、 权利要求14的DRAM,还包括高速地址緩冲器，用于在所述正常操作中驱动所述第一地址总线，和 低功率地址緩冲器，用于在所述自刷新操作中驱动所述第二地址总线，所述低功率地址缓沖器在所述正常操作中驱动所述第二地址总线到VDD和VSS中的一个。
16、 一种在自刷新操作中操作动态随机存取存储器(DMM)的方法， 所述方法包括a) 禁止高速预解码电路；b) 启用低功率预解码电路，所述低功率预解码电路与所述高速预解 码电路逻辑相同；和c) 为所述低功率预解码电路提供刷新地址。
17、 权利要求16的方法，还包括将所述高速预解码电路从VDD或者 VSS解耦合的步骤。
18、 权利要求16的方法，还包括选择性地提供来自所述低功率预解 码电路的经过预解码的4亍地址。
19、 权利要求16的方法，其中所述提供所述刷新地址的步骤包括启用低功率地址緩沖器来锁存由行地址计数器提供的所述刷新地址，并且禁止高速地址緩冲器。
20、权利要求16的方法，其中，所述高速地址緩沖器与VDD和VSS 解耦合。
全文摘要
动态随机存取存储器具有逻辑相同的电路，来提供相同的逻辑控制信号。每一组控制信号可以具有不同的电参数。一个电路可以为高速运行而优化，同时另一个电路可以为低功耗而优化。逻辑相同的电路可以包括字线地址预解码电路，其中，在正常操作模式中启用高速预解码电路，并且启用较低速低功耗预解码电路以用于自刷新操作。在自刷新操作期间，高速电路可以从电源解耦合以最小化其电流泄漏。
文档编号G11C11/4093GK101317232SQ200680044743
公开日2008年12月3日 申请日期2006年11月30日 优先权日2005年11月30日
发明者吴学俊 申请人:莫塞德技术公司