专利名称：用于减少执行外部命令的数据传送的时间的方法
技术领域：
本发明一般涉及具有用于和外界通信的输入/输出(I/O)缓冲器的集成电路，更具体地说，本发明涉及用于减少执行外部命令的数据传送所需的时间的方法。
背景技术：
如果认为在一般集成电路中信号路径决定从外部指令产生的瞬时到数据在输出焊盘上的有效转换之间的数据传送时间，如图1示意地表示的，则显然在集成电路中某些外部施加的指令，例如在集成电路的专用输入焊盘上施加的外部时钟信号(CLK)的信号路径的电特征影响用于完成操作(周期)所需的时间。
在图1的例图中，将注意集中在外部数据总线上的数据的产生上，显然，输出缓冲器使能信号OEN和定时信号CLK对于输出缓冲器的响应时间是连续的(Tkqv＝在CLK和DQ_值有效之间的时间)，并且外部信号AVD和CEN对于地址缓冲器的使能时间是连续的，因此，所有这些外部信号或指令的传播的任何延迟都影响确定集成装置的随机存取时间。
一般地说，在存储装置的情况下，所谓的存取时间可被分成3部分输入时间(在控制/地址焊盘呈有效值的时刻和在相关的内部电路节点上相应的内部传播的信号呈有效值的时刻之间的延迟)，主读时间(从阵列单元读出数据所需的时间)，输出时间(把读出的数据传送到外部总线所用的时间)。
图2A和图2B以更加物理的方式表示典型的内部传播路径的某些特征，图3A和图3B表示存取时间的两个部分即输出时间(或Tkqv)和输入时间如何依次是由内部电路特征引起的不同的延迟影响之和。
在图3A和3B中示意地表示以下主要影响T1＝由输入缓冲器引入的延迟；T2＝由连接线引入的延迟；T3＝由输出缓冲器引入的延迟。
分析时间Tqkv，当准备从装置的核心例如非易失闪速存储器接收新数据时，用户产生在CLK_PAD上的前沿。
参见图2B的电路图，CLK信号必须通过输入缓冲器传播。合适尺寸的输入缓冲器驱动一条金属线，该金属线把缓冲的CLK信号分配给所有输出缓冲器的触发器，最后，数据信号必须通过输出缓冲器，以便成为可以在DQ_PAD上可利用的。
在市场上可得到的闪速存储装置中，上述的延迟时间的数量级是T1～1.5nsT2～0.5nsT3～5.0ns对于地址数据输入缓冲器的外部控制信号CEN和AVD的内部传播延迟，也作类似的考虑。
考虑引起延迟时间T1的电路，即使为实现由外部用户装置发出的控制信号的输入缓冲器所需的最小的电路，也应当至少包括两个级联的反相器，其中的一个或者是NOR门或者是三态反相器。
图4分别表示功能电路图、详细电路图以及在焊盘(A)、两个级联反相器之间的中间节点(B)、以及被驱动的金属线(C)上的波形。
由输入缓冲器驱动的负载由金属线表示，其把外部控制信号分配给多个输出数据缓冲器或多个输入地址数据缓冲器，并具有不可忽略的电容，这是固为累积的被驱动的栅极负载，并因为金属线必须足够大，以便不在CLK信号的传播中引入不允许的固有的延迟(过大的阻性).
因此，作为结果，构成输入缓冲器的两个级联的反相器不能具有最小的尺寸，至少第二个反相器的尺寸必须使得能够满意地驱动上述的相对大的负载。然而，增加反相器的尺寸可能使信号在容性金属线(大负载)上的传播变慢，实际上，其确定图4的底部曲线C所示的波形。
显然，需要通过实现快速的输入缓冲，或者换句话说，通过减少从在输入焊盘上产生有效的外部控制信号的时刻到相应的有效信号被传播到多个要被使能的同步触发器或缓冲器的时刻的延迟时间，把上述的延迟影响减到最小。
发明内容
已经发现，由输入缓冲器和用于把缓冲的外部控制信号分配到多个同步电路与/或使能电路以进行数据传送的金属线引入的累积延迟影响(T1+T2)可以按照下述被大大减小使施加到被分配的焊盘上的外部信号通过足够大尺寸(导电率)的金属线未被缓冲，以引入可以忽略的固有传播延迟，尽管达到规定的最大允许输入焊盘电容，并对集成装置的数据传送的多个同步电路与/或使能电路的每一个设置本地专用输入缓冲器，在其上施加存在于所述分配金属线上的外部信号的缓冲的复制品。
已经证实，通过能够实现大大增加尺寸的分配金属线，由信号分配金属线引起的延迟影响(T2)可被大大减小，在许多情况下实际上被减小一半，并借助于这样的事实每个本地实现的小尺寸输入缓冲器必须驱动一单个触发器(FF)，或者被控反相器的一个使能节点，并且不负担因为到被控节点的金属连接短而导致的大的寄生电容，归因于用于产生施加到焊盘上的外部信号的缓冲复制品的输入缓冲器的延迟影响甚至可以被更明显地被减小，通常被减小到大约1/3，甚至1/6。
本发明由所附权利要求限定。
图1表示具有输入和输出数据传送结构的一般的集成电路；
图2A和2B表示解耦和驱动结构的输入和输出头物理细节；图3A和3B表示在输入和输出数据中不同的累积延迟影响；图4表示一种典型的ISD保护和外部施加信号的解耦，以及对转换速度的影响；以及图5A和5B表示本发明的新的I/O缓冲体系结构。
具体实施例方式
新的输入/输出体系结构大大减少了这些延迟影响，改善了数据输出速度和输入(存取)时间。
当然，所述体系结构照常预期ESD保护的存在，在并联保护装置的情况下，例如图5A和5B所示的反向偏置的结(二极管)，它们通常在输入焊盘附近被实现，而在串联型保护装置的情况下，它们照常被去本地化，并按照通常的实践关于输入信号的用户的数量被复制。
低电阻分配金属线即快线的尺寸(宽度)必须和集成装置的最大可允许电容的规范兼容。
按照本发明的新的缓冲体系结构，发出外部控制信号的用户装置的输出缓冲器的功率容量被用于充电由集成电路的分配金属线(快线)构成的相对大的负载，因而非常快地传播外部产生的控制信号，而不利用合适尺寸的输入缓冲器对其缓冲。和常规的实践不同，集成电路和外界之间的所需的解耦由多个相当小尺寸的(因而固有地快)输入缓冲器本地地实现，每个输入缓冲器控制构成本地控制缓冲器的两个反相器之一的触发器或使能节点。
事实上，外部用户的输出缓冲器已经驱动一般由印刷电路板(PCB)金属线表现的相当大的负载，根据在PCB上的连线的长度，该负载一般可以是15-30pF的数量级，并且一个附加的容性负载为0.5-1.0pF的数量级，其由输入信号分配金属线构成，即使集成电路的尺寸过大，也难于对外部用户的输出缓冲器的设计产生影响。
权利要求
1.一种用于减少在由外部用户控制的集成装置中执行数据传送的时间的方法，包括以下步骤利用输入缓冲器解耦施加于所述装置的输入焊盘的外部信号，以及通过金属线把所述信号分配给所述装置的数据传送电路的多个同步与/或使能节点，其特征在于所述方法包括通过所述金属线分配所述未缓冲的外部信号；为每个所述数据传送电路本地实现一个专用解耦输入缓冲器，用于本地地产生所述外部信号的一样多的缓冲复制品。
2.如权利要求1所述的方法，其中所述分配金属线具有保持在规定的最大允许输入焊盘电容内的大的宽度。
3.一种在集成装置的输入焊盘上外部施加的同步与/或使能信号的输入缓冲和分配结构，所述信号要被分配到集成装置的数据传送电路的多个同步与/或使能节点，其特征在于，分配金属线直接和所述输入焊盘相连，并且多个专用解耦输入缓冲器对每个所述数据传送电路产生一样多的所述外部信号的缓冲的复制品。
4.如权利要求3所述的结构，其中所述装置是非易失闪速存储器装置，所述定时和/或使能信号是外部时钟和输出数据缓冲器使能信号，其缓冲的复制品分别被施加到本地同步触发器的时钟输入节点和本地输出数据缓冲器的使能输入节点。
全文摘要
由输入缓冲器和金属线引入的累积延迟影响可以按照下述被大大减小，所述金属线分配缓冲的外部控制信号到多个同步和/或使能电路，以便和集成装置进行数据传送使施加在被分配的焊盘上的外部信号通过足够大尺寸(导电率)的金属线未被缓冲的焊盘上，使得引入可被忽略的传播延迟，尽管达到规定的最大允许输入焊盘电容，并对集成装置的数据传送的多个同步电路与/或使能电路的每一个设置本地专用输入缓冲器，在其上施加存在于所述分配金属线上的外部信号的缓冲的复制品。
文档编号G11C16/06GK101038782SQ20071008858
公开日2007年9月19日 申请日期2007年3月16日 优先权日2006年3月16日
发明者丹尼尔·维默卡蒂, 史蒂芬·施派尔斯, 柯拉多·维拉, 尤里·扎姆贝里 申请人:St微电子公司