专利名称：非易失性相变存储设备和相关的编程－挂起－读取操作的制作方法
技术领域：
本发明的实施例通常涉及一种非易失性半导体存储设备。更具体而言，本发明的实施例涉及一种包括相变存储单元的非易失性半导体存储设备。
背景技术：
可以在诸如蜂窝电话、个人计算机、照相机、以及个人数字助理(仅仅列出几项)等广泛的各种消费级和工业级电子设备中找到非易失性存储器。非易失性存储器的重要性能是其当从电源断开时维持所存储的数据的能力。该性能允许非易失性存储器保存电源，并且这也降低了在不可预料的电源故障的情况下丢失数据的危险。
当前非易失性存储器的最普通形式可能是快闪存储器。由于包括快闪存储器的非易失性性质、速度、高集成度、以及较高的耐物理撞击性的各种原因，快闪存储器是用于便携式电子设备的辅助存储器的普遍选择。
与诸如动态随机存取存储器(DRAM)的其它形式的存储器相比，快闪存储器具有类似的读取时间但显著慢的写入时间。例如，快闪存储器单元的典型读取时间在20ns和120ns之间变化，而DRAM单元的典型读取时间是大约50ns。另一方面，快闪存储器单元的典型写入时间大于1μs，而DRAM单元的典型写入时间是大约50ns。
快闪存储器与其它形式的存储器之间的另一差别是它的耐用性。平均而言，快闪存储器单元在单元失效前只能擦除或重写105数量级的次数。比较之下，DRAM单元可以擦除或重写1015数量级的次数而不失效。
由于快闪存储器相对较长的写入时间以及较低的耐用性，研究者已开始寻找用于下一代非易失性存储器的替代技术。在较有希望的替代产品中，有铁电随机存取存储器(FeRAM)、磁阻随机存取存储器(MRAM)、以及相变随机存取存储器(PRAM)。这些替代产品的每一个都意欲具有低于100ns的读取和写入时间以及1013或更高数量级的耐用性。此外，上述替代产品的每一个都意欲具有比快闪存储器低的工作电流。
PRAM，也被称为奥弗辛斯基电效应统一存储器(Ovonic UnifiedMemory，OUM)，包括诸如硫化合金的相变材料，其对能量(例如，热能)反应灵敏以在结晶或无定形状态之间稳定变换。例如，在美国专利No.6,487,113和No.6,480,438中公开了这样的PRAM。
PRAM的相变材料在其结晶状态时具有相对较低的阻抗，而在无定形状态时具有相对较高的阻抗。在传统的专业术语中，低阻抗结晶状态被称为“set(置位)”状态并被设为逻辑“0”，而高阻抗无定形状态被称为“reset(复位)”状态并被设为逻辑“1”。
术语“结晶”和“无定形”是相变材料领域中的相关术语。也就是说，当称相变存储单元处于结晶状态时，本领域技术人员可以理解该单元的相变材料具有相对于无定形状态来说更有序的结晶结构。处于结晶状态的相变存储单元不必是完全结晶，处于无定形状态的相变存储单元不必是完全无定形。
通常，通过对材料进行焦耳加热使其超过其熔点温度相对较短的时间段而将PRAM的相变材料重置为无定形状态。另一方面，通过将材料在低于其熔点温度下加热较长时间而将相变材料设置为晶体状态。在每一种情况下，在热处理后使材料冷却到其原始温度。然而，通常，当将相变材料重置回无定形状态时，更迅速地发生冷却。
相变材料的相变特性的速度和稳定性对于PRAM的性能特性来说是至关重要的。如上面所建议的，已发现硫化合金具有适合的相变特性，并且更具体而言，包括锗(Ge)、锑(Sb)和碲(Te)的化合物(例如，Ge2Sb2Te5或GST)具有在无定形和晶体状态之间稳定的和较高速度的转换。
图1A和1B分别示出了“置位”状态和“复位”状态的存储单元10。在本示例中，存储单元10包括在位线BL和参考电位(例如地)之间串联连接的相变电阻组件11和晶体管19，晶体管19的栅极连接到字线WL。例如，在图2中示出了存储单元10的更简化的图。应该指出的是，图1A、1B和图2仅仅是一般的示意图，只是示例性描述相变电阻组件11的构造，并且关于相变电阻组件11的其它构造和连接也是可以的。例如，如图3中所示，相变电阻组件11可以替代地与位线BL和字线WL之间的二极管32串联连接。
图2中所示的存储单元通常被称为金属氧化物半导体(MOS)型PRAM单元，而图3中所示的存储单元通常被称为二极管型PRAM单元。MOS型PRAM单元和二极管型PRAM单元之间的差别包括例如单元尺寸和所需的驱动电流。二极管型PRAM单元通常比MOS型PRAM单元更小、且需要更高的驱动电流。
在图1A和1B的每一个中，相变电阻组件11包括在相变材料14上形成的顶部电极12。在该示例中，顶部电极12电连接到PRAM存储器阵列(未示出)的位线BL。在相变材料14和导电的底部电极18之间形成导电的底部电极接触物(BEC)16。存取晶体管19被电连接在底部电极18和参考电位之间。如已建议的，存取晶体管19的栅极电连接到PRAM单元阵列(未示出)的字线WL上。
在图1A中，将相变材料14示出为处于其结晶状态。如前所述，这意味着存储单元10处于低阻抗的“置位”状态或逻辑“0”状态。在图1B中，将相变材料14的部分示出为处于无定形状态。同样，这意味着存储单元10处于高阻抗的“复位”状态或逻辑“1”状态。
通过控制流过BEC 16的电流的幅度和持续时间而建立图1A和1B的存储单元10的置位和复位状态。即，通过存取晶体管19的操作而激活(或存取)相变电阻组件11，所述存取晶体管19响应于字线WL的电压。当被激活时，根据位线BL的电压对存储单元10进行编程。控制位线BL的电压以建立编程电流ICELL，所述电流ICELL使BEC 16充当选择地将相变材料14编程到其“置位”和“复位”状态的电阻加热器。
图4示出了当相变材料被编程为“置位”和“复位”状态时，相变材料的温度脉冲特性的示例。具体而言，附图标记41表示被编程为“复位”状态的相变材料的温度脉冲，而附图标记42表示被编程为“置位”状态的相变材料的温度脉冲。
如图4中所示，当相变材料被编程为“复位”状态时，材料的温度增加到大于其熔点温度Tm(例如，610℃)相对较短的时间段，然后使得其迅速冷却。相反，当相变材料被编程为“置位”状态时，材料的温度被增加到低于其熔点温度Tm且高于其结晶温度Tx(例如，450℃)较长的时间段，然后使其更缓慢地冷却。在本领域中，将“复位”和“置位”编程操作的较快和较慢的冷却分别称为快“淬火”和慢“淬火”。熔点温度Tm和结晶温度Tx之间的温度范围被称为“设置窗口”。
图5是示出关于“置位”和“复位”状态的每个的相变材料的阻抗特性(电流-电压)的图。具体而言，线51表示处于“置位”状态的相变材料的阻抗特性，而线52表示处于“复位”状态的相变材料的阻抗特性。如图所示，置位和复位阻抗在低于阈值电压(例如，1v)时完全不同，但是在高于阈值电压时变得基本彼此相等。为了维持读取操作期间的必要的读出裕量，有必要将位线BL的电压限制在低于电压阈值的范围。如下面参考图6所解释的，为了这个目的，可以使用插入到位线BL中的钳位(clamping)晶体管。
图6是用于解释相变存储单元的写入和读取操作的简化电路图。如图所示，位线BL耦接到写入驱动器63以及读取电路64。而且相变存储单元10、预充电晶体管61、和选择晶体管62也连接到位线BL。
在该示例中，相变存储单元10包括在位线BL和参考电位(例如，地)之间串联连接的相变组件和晶体管，其中晶体管的栅极连接到字线WL。如前面所建议的，相变存储单元10的其它结构也是可以的。例如，相变存储单元10可以替代地包括在位线BL和字线WL之间连接的相变存储组件和二极管。
如本领域技术人员所知的，使用预充电晶体管61(其栅极连接到预充电控制信号PREBL)，以在读取和/或写入操作中对位线BL进行预充电，而使用选择晶体管62(其栅极连接到y地址信号YSEL)来激活位线BL。
写入驱动器63通常包括电流镜65，用于在写入操作期间向位线BL施加复位电流RESET或置位电流SET作为写入电流iwrite。前面已结合图4讨论了复位电流RESET和置位电流SET。
读取电路64在读取操作中起作用，以向位线BL施加来自电流源READ的读取电流iread。栅极连接到钳位控制信号VCLAMP的钳位晶体管66将位线BL电压限制到低于上面结合图5所讨论的电压阈值的区域。读出放大器S/A将位线BL的电压与参考电压VREF进行比较，并且将比较结果输出作为输出数据OUT。
与其它类型的非易失性存储设备相比，在PRAM存储器架构内存在各种方式来组织和操作相变存储单元以及相关电路，以改进整个系统的性能。一种通常用在NOR快闪存储器中的技术被称为边读边写(RWW)存储器。RWW存储器包括被分成一个或多个存储体(bank)的存储器阵列，其中每个存储体具有其自己的一套读出放大器并且其功能类似于独立的芯片。例如，可以从一个存储体读取数据而同时将数据写入到另一存储体中。
图7示出了包括被分为四个存储体BANK0至BANK3的存储器阵列70的示范性RWW存储器。可以例如通过频繁地将诸如程序代码的读取数据存储到一个存储体中同时在另一存储器存储体中为临时数据存储保留空间而有利地使用RWW存储器的该同时边读边写能力。在图7中未示出用于存储器阵列70的I/O接口；然而，RWW存储器通常具有与传统NOR快闪存储器相同的插脚引线。
如图7中所示，每个存储体包括多个块，其中每个块包括多个存储单元。在典型的RWW存储器中，以多个存储单元为单位读取和编程数据。例如，在RWW NOR快闪存储器中，以字节或字为单位读取或编程数据，并且每次擦除整个块。
尽管RWW存储器允许从一个存储体中读取数据同时向另一存储体写入数据，但是不能在同一存储体上同时执行读取和写入操作。在快闪存储设备中，由于向快闪存储单元中写入数据所花费的时间比从快闪存储单元中读取数据所花费的时间长许多，所以这造成了严重的性能问题。结果，当等待向一存储体中的一个地址的写入操作完成时，对于同一存储体中的另一个地址的读取操作可能被显著地延迟。
为了解决该问题，研究者已开发了临时挂起快闪存储器中的写入操作以允许进行读取操作而无需很大延迟的技术。该技术被称为写入-挂起-读取、或编程-挂起-读取操作。图8是示出在快闪存储单元中执行写入-挂起-读取操作的一种方式的波形时序图。
参考图8，编程信号PGM表示对快闪存储器单元编程所需的时间tPGM。例如，编程信号PGM可以是当正在对快闪存储单元编程时施加到其的编程电压。在没有介于其间的读取操作时，如在图8中被标识为“正常写入时序”的波形所表示的，在一个连续的时间间隔内执行编程操作。然而，如果当快闪存储器单元正在被编程时存在对同一存储体中的另一地址的介于其间的读取操作，则发出(assert)挂起信号PGM_SUSPEND，使得在时间tPGM_PRE之后临时挂起编程操作。然后，执行读取操作，并且在读取操作后，发出恢复信号PGM_RESUME，使得编程操作持续时间tPGM-tPGM_PRE。图8中通过被标识为“读写挂起/恢复时序”的波形示出了当存在介于其间的读取操作时用于编程信号PGM的时序。
即使当如图8中所示中断编程操作时，执行编程操作所需的总时间也不改变。换句话说，根据在读取操作之前和之后发出编程信号PGM的累积时间来对快闪存储器单元编程。
例如在Tsuboi的美国专利No.5,287,469、Hansent等的美国专利No.5,822,244、以及Guo等的美国专利No.6,930,925中公开了允许读取操作中断一个编程中断的各种快闪存储单元。
与快闪存储单元类似，通常可以比对相变存储单元编程(即，“置位”或“复位”)更快地来读取它们。因此，中断对相变存储单元的存储体中的一个地址的编程操作以执行同一存储体中的另一地址的读取操作可能是有利的。然而，与快闪存储单元不同，相变存储单元的编程在中断发生后必须重新从头开始。换句话说，如由图4的温度脉冲特性所说明的，加热相变材料的时间在中断期间不累积。
同样与快闪存储单元不同，相变存储单元的整个块通常不能同时被编程或擦除。同时编程或擦除相变存储单元的整个块需要难以维持的巨大驱动电流，因此，通常通过向各个单元施加一系列编程脉冲来依次编程相变存储单元的块。
因为相变存储单元具有与传统快闪存储器单元不同的编程要求，所以不能简单地将通常用于操作快闪存储设备的技术应用于PRAM设备的操作。
发明内容
根据PRAM设备的几个独特方面，本发明的实施例提供了用于对PRAM设备执行编程-挂起-读取操作而无需显著影响设备的耐久性或功耗的有效方法。
根据本发明的一个实施例，提供了一种PRAM操作方法。该方法包括响应于编程操作请求而对包括N个单位编程块的写入数据块进行编程；以及响应于读取操作请求在对M个单位编程块进行编程后挂起编程操作，其中M小于N。该方法还包括执行所请求的读取操作；以及恢复写入数据块的编程并对(N-M)个剩余的单位编程块进行编程。
根据本发明的另一个实施例，提供了一种在PRAM中执行编程操作的方法。该方法包括响应于计数器信号选通的编程脉冲序列，利用单位编程块原理而对单位编程块上的相变存储单元编程。该计数器信号被读取操作请求挂起，并在完成所请求的读取操作之后恢复。
根据本发明的还一个实施例，提供了一种PRAM。该PRAM包括存储单元阵列，该存储单元阵列包括由写入电流编程的多个相变存储单元。该PRAM还包括写入驱动器电路，用于生成写入电流，并响应于编程脉冲序列而向多个相变存储单元的所选的一些单元施加写入电流；以及编程脉冲产生器，被适配为响应于计数器信号而生成编程脉冲序列。该PRAM还包括计数器，被适配为在编程操作期间提供计数器信号、在中断编程操作的读取操作期间挂起计数器信号的提供、以及在完成中断读取操作之后恢复计数器信号的提供。
根据本发明的还一个实施例，提供了一种包括PRAM设备的系统。该系统包括微处理器，该微处理器用于从I/O电路接收输入数据，并将该输入数据存储在非易失性存储器系统中。该存储器系统包括存储单元阵列，包括多个由写入电流编程的相变存储单元；写入驱动器电路，被适配于生成写入电流，并响应于编程脉冲序列向多个相变存储单元中所选的一些单元施加该写入电流；编程脉冲生成器，被适配于响应于计数器信号而生成编程脉冲序列；以及计数器，被适配于在编程操作期间提供计数器信号、在中断编程操作的读取操作期间挂起计数器信号的提供、以及在完成中断读取操作之后恢复计数器信号的提供。
下面参照附图中说明的几个实施例来描述本发明。在所有附图中，类似的附图标记表示类似的示范性元素、组件、或步骤。在附图中图1A和1B分别是处于置位状态和复位状态的相变存储单元的示意图；图2是MOS型相变存储单元的电路图；图3是二极管型相变存储单元的电路图；图4是用于示出在相变存储单元的编程期间的温度特性的曲线；图5是用于示出相变存储单元的阻抗特性的曲线；图6是相变存储单元的写入和读取电路的电路图；图7是RWW存储设备中的存储单元阵列的示意图；图8是用于说明快闪存储单元的编程-挂起-读取操作的波形时序图；
图9是用于说明根据本发明的实施例的相变存储单元的编程-挂起-读取操作的波形时序图；图10是根据本发明的实施例的PRAM设备的框图；图11A和11B是用于说明图10中所示的PRAM设备的编程-挂起-读取操作的波形时序图；图12是包括在图10的PRAM设备中的存储器块、位线选择电路、以及写入驱动器电路的电路图；图13是包括在图10的PRAM设备中的写入驱动器的电路图；图14是包括在图10的PRAM设备中的读出放大器电路的电路图；图15是用于解释图14中的读出放大器的操作的波形时序图；以及图16是根据本发明的实施例的包括PRAM设备的系统的框图。
具体实施例方式
下面将参照相应附图来描述本发明的示范性实施例。作为教导示例而描述这些实施例。本发明的实际范围由随后的权利要求书来限定。
总体上，本发明的实施例涉及PRAM设备以及相关的操作方法。更具体而言，本发明的几个实施例提供了用于执行编程-挂起-读取操作的PRAM设备以及相关的方法。
术语“写入”和“编程”在本说明书中可互换使用，以表示用于将数据存储在PRAM设备的一个或多个相变存储单元中的操作。术语“写入数据块”表示在其中通过写入或编程操作存储数据的一个或多个相变存储单元。写入数据块通常被分为多个“单位编程块”，其中每一个单位编程块包括相同数量的存储单元，或换句话说，具有相同的“单位编程块尺寸”。例如，包括一行16个相变存储单元的写入数据块可以包括4个单位编程块，每个单位编程块包括4个存储单元。可替换地，包括16个相变存储单元的写入数据块可以包括8个单位编程块，每个单位编程块包括2个存储单元。
在被表示为“单位编程块写入时段”的非中断时间间隔期间编程单位编程块。在每个单位编程块写入时段内，响应于编程脉冲序列而编程相应单位编程块的相变存储单元，其中所述编程脉冲序列是响应于计数器信号而生成的。计数器信号被读取操作请求挂起，并且在完成所请求的读取操作之后被恢复。因此，编程脉冲序列在所请求的读取操作期间也被挂起，并在完成所请求的读取操作之后被恢复。
术语“编程脉冲”表示使相变存储单元变成被编程(即呈现“置位”或“复位”状态)的电流脉冲。具体而言，术语“复位脉冲”表示使相变存储单元呈现复位状态的编程脉冲，而术语“置位脉冲”表示使相变存储单元呈现置位状态的编程脉冲。通常，复位和置位脉冲的持续时间和幅度与诸如在图4所说明的相关相变存储单元的相应温度脉冲特性的持续时间和幅度相关。
编程脉冲通常被直接施加到相变存储单元，或施加到生成写入电流的写入驱动器电路，以对存储单元编程。
尽管由于需要巨大的写入电流而通常不同时地对相变存储单元的全部写入数据块编程，但是通常可以同时对写入数据块中的多于一个的相变存储单元编程。例如，常常在共同的时间间隔中对2个或4个存储单元进行编程。
图9是用于说明根据本发明的一个实施例的PRAM设备的操作的波形时序图。在图9中，被标注为“正常写入时序”的一对波形示出PRAM设备中写入数据块的非中断写入操作。被标注为“写入挂起/恢复时序”的剩余一组4个波形示出写入数据块的写入-挂起-读取操作。在图9的非中断写入操作和写入-挂起-读取操作中，被标注为“Write_Pulse(写入脉冲)”的方波表示施加到PRAM设备以对写入数据块编程的编程脉冲序列的时序。
写入数据块被分成第一至第四单位编程块，其中每个单位编程块包括4个相变存储单元或位。分别在由被标注为“Write_Pulse”的波形中的竖直线分割的第一至第四单位编程块写入时段中对第一至第四单位编程块进行编程。第一至第四单位编程块写入时段分别被标注有计数器信号的相应值“00”、“01”、“10”、以及“11”。
在每个单位编程块写入时段内，有2个方形脉冲。每个方形脉冲表示当生成一个或多个编程脉冲以对写入数据块的所选相变存储单元编程时的时间间隔。在本说明书中，由方形脉冲表示的时间间隔将被称为“编程脉冲间隔”。
出于本说明书说明的目的，在相同编程脉冲间隔期间编程的存储单元被认为是“同步”编程的，即使其编程的准确时序可能不同，例如，响应于“置位脉冲”而对一个相变存储单元编程，而响应于“复位脉冲”对其它存储单元编程。在相同编程脉冲间隔期间编程的存储单元之所以被认为是被同步编程的，是因为在向编程的存储单元施加的各个置位和/或复位脉冲的时间段中将有某些重叠。
在图9中，将每个方形脉冲标注为“x2”，以表示在每个编程脉冲间隔期间对2个相变存储单元编程。可替换地，可以在每个编程脉冲间隔期间对多于或少于2个的相变存储单元编程。
尽管图9说明了将写入数据块分成其中每个具有4个存储单元的4个单位编程块，其中在每个编程脉冲间隔期间对2个相变存储单元编程，但是，每个写入数据块的单位编程块的数目、每个单位编程块写入时段的编程脉冲间隔的数目、以及在每个编程脉冲间隔期间被编程的存储单元的数目可以由系统设计者按照其意愿来改变。
为了对关于图9所描述的写入数据块的相变存储单元编程，该PRAM设备首先接收与相变存储单元对应的多个数据输入信号。如果与特定存储单元对应的数据输入信号具有逻辑电平“1”，则PRAM生成复位脉冲，以将该存储单元置于复位状态。否则，如果与存储单元对应的数据输入信号具有逻辑电平“0”，则PRAM生成置位脉冲，以将该存储单元置于置位状态。
在图9中，编程信号PGM用于表示在其中对PRAM的相变存储单元编程的时间段。当编程信号PGM为高时，对存储单元编程，而当编程信号PGM为低时，不对存储单元编程。
在非中断写入操作中，在如编程信号PGM所表明的非中断序列中对第一至第四单位编程块编程，所述编程信号PGM在全部第一至第四单位编程块写入时段都为高。相反，在写入-挂起-读取操作中，对第一单位编程块编程，然后是读取操作，并且在读取操作完成后对第二至第四单位编程块编程。在非中断写入操作中，计数器信号随着每个连续的单位编程块写入时段而递增。
在写入-挂起-读取操作中，在第一单位编程块正在被编程的同时，简短发出挂起信号PGM_SUSPEND。响应于挂起信号PGM_SUSPEND，在第一单位编程块被编程后，挂起写入数据块的编程。一旦挂起了写入数据块的编程，则接着执行读取操作。然后，只要读取操作完成，则发出恢复信号PGM_RESUME，允许继续完成对第二至第四单位编程块的编程。在写入-挂起-读取操作中，计数器信号在读取操作期间被挂起，并且在完成读取操作后恢复。
图10是根据本发明的一个实施例被适配于执行编程-挂起-读取操作的PRAM设备100的框图。参考图10，PRAM设备100包括存储单元阵列110，该存储单元阵列110包括多个存储器块111至11n。每个存储器块111至11n包括多个相变存储单元。存储单元阵列110被连接到PRAM设备100内的地址译码器120和位线选择电路130上。
PRAM设备100还包括数据I/O缓冲器160、编程脉冲控制电路170、连接到位线选择电路130上的写入驱动器电路140和读出放大器电路150、以及连接到编程脉冲控制电路170的控制单元180，所述编程脉冲控制电路170包括计数器171以及连接到写入驱动器电路140的编程脉冲生成器172。
为了对存储单元阵列110中的存储器块(即，写入数据块)编程，地址译码器120对写入数据块的地址ADDR译码，以生成字线电压和多个位线选择信号Yi。通过经由字线总线WL向写入数据块施加字线电压、向位线选择电路130施加位线选择信号Yi以选择连接到写入数据块的位线BL而选择写入数据块。
从数据I/O缓冲器160向写入驱动器电路140施加表示要被写入到写入数据块中的数据的多个输入数据信号DI。由通过I/O总线DQ在数据I/O缓冲器160中接收的数据来确定输入数据信号DI的值。
编程脉冲生成器172响应于计数器171而向写入驱动器电路140施加编程脉冲，并且写入驱动器电路140基于编程脉冲和输入数据信号DI的值而生成写入电流，以对存储单元阵列110中所选的存储单元编程。下面参照图13描述写入驱动器电路140的示范性操作和结构。此外，在相关的和共同转让(assign)的U.S专利申请No.10/829,807中公开了与该PRAM设备兼容的写入驱动器电路的其它示例。
经由数据线DL向位线选择电路130提供由写入驱动器电路140生成的写入电流，并通过位线选择电路130分别向所选的位线BL施加写入电流。优选的是，写入驱动器140根据诸如在图9中所示的时序序列来生成写入电流。换句话说，优选的是，以依次对写入数据块中的单位编程块编程的方式来驱动位线。
由编程脉冲控制电路170来控制对写入数据块的存储单元编程采用的时序和序列，由控制电路180依次对其进行控制。在写入数据块的编程操作开始时，控制单元180向计数器171施加开始信号START，以初始化由计数器171输出的计数器信号CNT。为了说明目的，将假定写入数据块包括如上面参照图9所描述的4个单位编程块。因此，计数器信号CNT由两位表示，并被初始化为“00”。
编程脉冲生成器172接收计数器信号CNT，并基于计数器信号CNT的值向写入驱动器电路140发送编程脉冲。例如，当计数器信号CNT具有值“00”时，编程脉冲生成器172生成用于对第一单位编程块编程的编程脉冲；当计数器信号CNT具有值“01”时，编程脉冲生成器172生成用于对第二单位编程块编程的编程脉冲，等等。
为了挂起编程操作以执行读取操作，控制单元180生成挂起信号SSPD，以挂起计数器171。结果，编程脉冲生成器172在执行读取操作期间停止生成编程脉冲。一旦读取操作完成，控制单元180则生成恢复信号RESM，以使计数器信号CNT继续计数，并且随后使编程脉冲生成器172继续生成编程脉冲。
最后，一旦编程操作完成，控制单元180则生成完成信号FNSH，完成信号FNSH使计数器171停止计数，并使编程脉冲生成器172停止生成编程脉冲。
为了读取存储单元阵列110中的存储器块(即，读取数据块)，地址译码器120对读取数据块的地址ADDR译码，以生成字线电压和用于选择读取数据块的存储单元的位线选择信号Yi。然后，经由数据线DL向读出放大器电路150传递存储在所选存储单元中的数据值。数据值经过钳位晶体管135而通过数据线DL，然后到达连接到读出放大器150上的读出节点NSA。钳位晶体管135连接在数据线DL和读出节点NSA之间，其作用是将位线电压钳位在适合于读取存储单元阵列110中的相变存储单元的阈值电压或低于阈值电压。
读出放大器150在控制信号nPSA和PMUX的控制下通过将读出节点NSA的电压与参考电压Vref进行比较而读取数据值。然后，读出放大器150将比较结果输出为输出信号D0。下面参考图14和15描述读出放大器150的示范性结构和操作。例如，在相关及共同转让(assign)的U.S专利申请No.11/316,017中描述了该读出放大器的其它示例，其公开通过引用而被合并于此。
将读出放大器150的输出信号D0施加到数据I/O缓冲器160，其将相应的输出数据输出到I/O总线DQ上。本领域普通技术人员均很了解数据I/O缓冲器160的操作及其内部电路结构，因而这里省略了输出缓冲器160的详细描述。
图11A和11B是用于说明图10中所示的PRAM设备100的编程-挂起-读取操作的波形时序图。具体而言，图11A示出了在执行第一单位编程块之后挂起编程操作的编程-挂起-读取操作。当挂起编程操作时，执行读取操作。然后，恢复编程操作并执行第二、第三、以及第四编程操作。图11B示出了在执行第一和第二单位编程块之后挂起编程操作的编程-挂起-读取操作。在挂起编程操作时，执行读取操作。然后，恢复编程操作并执行第三和第四编程操作。
在图11A和11B中，被标注为“(a)”的图表示在特定时间间隔期间由PRAM设备100执行的操作；被标注为“(b)”的波形表示由控制单元180输出的控制信号；被标注为“(c)”的波形表示由计数器171输出的计数器信号；并且，被标注为“(d)”的波形表示由编程脉冲生成器172生成的脉冲信号。
参考图11A，开始信号STRT被简短发出，以启动编程操作。在启动编程操作后，计数器信号CNT被初始化为“00”，并且在第一单位编程块写入时段的第一编程脉冲间隔期间发出第一对编程脉冲。由图11A和11B中的标注“x2”来表示在每个编程脉冲间隔期间发出一对编程脉冲的事实。在本发明的另一优选实施例中，发出四个编程脉冲，以在每个编程脉冲间隔期间对四个相变存储单元编程。这样的构造可以例如通过用标签“x4”标注每个编程脉冲间隔来表示。
图11A和11B中的每个单位编程块写入时段包括2个编程脉冲间隔，并由垂直虚线分割。图11A和11B中的置位和复位脉冲分别被标注为P_SETn、和P_RSTn，其中“n”的范围是从1至8。
在发出第一编程脉冲对之后的第一单位编程块写入时段中简短发出第二对编程脉冲；然而，在发出第二对编程脉冲完成之前，发出编程挂起信号SSPD。挂起信号SSPD使得编程操作在第一单位编程块写入时段完成时立即被挂起，从而可以执行读取操作。
当挂起编程操作时，计数器信号CNT的值保持相同。一旦读取操作完成，则发出恢复信号RESM，以恢复编程操作。在恢复编程操作后，计数器信号CNT的值增加，并且在第二单位编程块期间发出第三和第四编程脉冲对。
然后，在第三单位编程块写入时段中，发出第五和第六编程脉冲对，并且计数器信号CNT再次增加。然后，在第四单位编程块写入时段中，发出第七和第八编程脉冲对，并且计数器信号CNT又再次增加。最后，在第四单位编程块写入时段之后，发出编程完成信号PGM_FINISH，以完成编程操作。
除了在第二单位编程块写入时段期间发出编程挂起信号PGM_Suspend以及在第二和第三单位编程块写入时段之间执行读取操作之外，图11B类似于图11A。因此，第一和第二单位编程块写入时段相互紧随，并且第三和第四单位编程块写入时段也相互紧随。
图12是示出包括在图10的PRAM设备100中的存储器块111、位线选择电路130、以及写入驱动器电路140的示范性实施例的电路图。
参考图12，存储器块111包括多个二极管型相变存储单元MC1至MC16，所述相变存储单元MC1至MC16连接到字线WL上，并分别连接到多个位线BL1至BL16上。
位线选择电路130包括多个位线选择晶体管T1至T16，所述晶体管T1至T16分别连接在位线BL1至BL16和多个数据线DL1至DL16之间。位线选择晶体管T1至T16分别由位线选择信号Y1至Y16选通，以从写入驱动器140向存储器块111提供各个写入电流。
写入驱动器电路140包括多个写入驱动器WD1至WD16，该写入驱动器WD1至WD16分别连接到数据线DL1至DL16上，并被适配为响应于各个数据输入信号DI1至DI16向数据线DL1至DL16提供各个写入电流。
图13是图12中所示的写入驱动器WD1的示范性实施例的电路图。参考图13，写入驱动器WD1包括脉冲选择电路210、电流控制电路220、以及电流驱动电路230。
脉冲选择电路210响应于数据输入信号DI1的逻辑电平而输出复位脉冲P_RST1或置位脉冲P_SET1。脉冲选择电路210用于选择性地向电流控制电路220施加复位脉冲P_RST1或置位脉冲P_SET1，以向相应的所选相变存储单元写入逻辑“0”或逻辑“1”。
电流控制电路220接收偏置电压DC_BIAS，并当发出复位脉冲P_RST1或置位脉冲P_SET1时在编程脉冲间隔期间输出控制信号CTRLS。当数据输入信号DI1具有逻辑电平“1”时，输出具有第一电压电平的控制信号CTRLS，同时发出复位脉冲P_RST。当数据输入信号DI1具有逻辑电平“0”时，输出具有第二电压电平的控制信号CTRLS，并发出复位脉冲P_RST。
电流控制电路220用于当发出复位脉冲P_RST1或置位脉冲P_SET1时，控制在编程脉冲间隔期间向电流驱动电路230提供的电流电平。当发出复位脉冲P_RST1时，提供给电流驱动电路230的电流电平比发出置位脉冲P_SET1时的要大。
电流驱动电路230通过数据线DL1输出用于对相应的相变存储单元编程的写入电流。响应于控制信号CTRLS而输出该写入电流。
脉冲选择电路210包括第一和第二传输门TG1和TG2、以及第一至第三反相器INV1、INV2、和INV3。当数据输入信号DI1具有逻辑电平“1”时，第一传输门TG1输出复位脉冲P_RST1，而当数据输入信号DI1具有逻辑电平“0”时，第二传输门TG2输出置位脉冲P_SET1。
在从脉冲选择电路210被输出到电流控制电路220之前，数据输入信号DI1通过第二和第三反相器INV2和INV3。第二和第三反相器INV2和INV3一起作为数据输入信号DI1的缓冲器。第一反相器INV1将第一或第二传输门TG1或TG2的输出反相，并向电流驱动电路230输出所反相的输出。
电流控制电路220包括第一电平晶体管LTR6、第一电平控制器LVLC1、第二电平控制器LVLC2、第一控制晶体管TR5、以及第二控制晶体管TR7。
第一电平晶体管LTR6包括正金属氧化物半导体(PMOS)晶体管，该晶体管的源极连接到电源电压VDD上，而栅极和漏极彼此连接。第一电平控制器LVLC1响应于偏置电压DC_BIAS而接通，并控制所述控制信号CTRLS的电平。
第一电平控制器LVLC1包括第一电平晶体管LTR6以及第二电平晶体管LTR2，第一电平晶体管LTR6以及第二电平晶体管LTR2串联连接在第一电平晶体管LTR6的漏极和第一控制晶体管TR5的漏极之间。向第一电平晶体管LTR6和第二电平晶体管LTR2的栅极施加偏置电压DC_BIAS。
第二电平控制器LVLC2基于从脉冲选择电路210输出的数据输入信号DI1的逻辑电平来控制以第一电压电平或第二电压电平来生成控制信号CTRLS。第二电平控制器LVLC2包括第三电平晶体管LTR3以及第四电平晶体管LTR4，第三电平晶体管LTR3以及第四电平晶体管LTR4串联连接在第一电平晶体管LTR6的漏极和第一控制晶体管TR5的漏极之间。向第三电平晶体管LTR3以及第四电平晶体管LTR4的栅极施加输入数据信号DI1。第一至第四电平晶体管LTR6、LTR2、LTR3、以及LTR4的每一个包括NMOS晶体管。
第一控制晶体管TR5响应于复位脉冲P_RST1或置位脉冲P_SET而控制电流控制电路220的操作。第一控制晶体管TR5具有漏极，公共地连接到第二电平晶体管LTR2和第四电平晶体管LTR4的源极上；源极，连接到地VSS；以及栅极，向该栅极施加复位脉冲P_RST1或置位脉冲P_SET1。第一控制晶体管TR5的每个包括NMOS晶体管。
只要没有发出复位脉冲P_RST1或置位脉冲P_SET1时，第二控制晶体管TR7关断第一电平晶体管LTR6，并输出具有第三电压电平的控制信号CTRLS。第二控制晶体管TR7具有连接到电源电压VDD上的源极、连接到第一电平晶体管LTR6的漏极上的漏极、以及被施加复位脉冲P_RST1或置位脉冲P_SET1的栅极。第二控制晶体管TR7包括PMOS晶体管。
电流驱动电路230包括上拉晶体管PUTR和下拉晶体管PDTR。上拉晶体管PUTR具有连接到电源电压VDD的源极、连接到第一节点N1的漏极、以及被施加控制信号CTRLS的栅极。
下拉晶体管PDTR具有连接到第一节点N1的漏极、连接到地VSS的源极、以及被施加反相的复位脉冲P_RST1或置位脉冲P_SET1的栅极。
当发出复位脉冲P_RST1或置位脉冲P_SET时，在编程脉冲间隔期间，下拉晶体管PDTR截止，而上拉晶体管PUTR导通。根据控制信号CTRLS的电压电平来控制上拉晶体管PUTR导通的程度，并且因此，通过数据线DL而施加到相变存储器阵列的写入电流的量依赖于控制信号CTRLS的电压电平。
只要没有发出复位脉冲P_RST1或置位脉冲P_SET，上拉晶体管PUTR截止，并且下拉晶体管PDTR导通。结果，第一节点N1被连接到地VSS并放电。
第一电平控制器LVLC1响应于偏置电压DC_BIAS而被接通。当输入数据信号DI1具有逻辑电平“0”时，向电流控制电路220的第一控制晶体管TR5和第二控制晶体管TR7施加置位脉冲P_SET1。而当发出置位脉冲P_SET时，第一控制晶体管TR5导通，第二控制晶体管TR7截止，并且第一电平晶体管LTR6导通。
当输入数据信号DI1具有逻辑电平“0”时，第三和第四电平晶体管LTR3和LTR4截止。当第一控制晶体管TR5、第一电平晶体管LTR3、以及第二电平晶体管LTR4导通时，生成具有第一电压电平(例如，“低”电压电平)的控制信号CTRLS，以导通上拉晶体管PUTR。
当发出置位脉冲P_SET时，上拉晶体管PUTR导通且下拉晶体管PDTR截止。当未发出置位脉冲P_SET1时，第二控制晶体管TR7导通且生成具有第二电压电平(例如“高”电压电平)的控制信号CTRLS。结果，上拉晶体管PUTR截止且下拉晶体管PDTR导通，从而将第一节点N1放电到接地VSS。当输入数据信号DI1具有逻辑电平“1”时，发出复位脉冲P_RST1，并向电流控制电路220的第一控制晶体管TR5和第二控制晶体管TR7施加该复位脉冲P_RST1。当发出复位脉冲P_RST1时，第一控制晶体管TR5导通，第二控制晶体管TR7截止，并且第一电平晶体管LTR6导通。
当输入数据信号DI1具有逻辑电平“1”时，第二电平控制器LVLC2的第三和第四电平晶体管LTR3和LTR4导通。当第一控制晶体管CRT1、以及第一至第四电平晶体管LTR6、LTR2、LTR3、以及LTR4都导通时，生成具有第二电压电平的控制信号CTRLS，以导通上拉晶体管PUTR。第二电压电平甚至要低于当发出置位信号P_SET1时所生成的第一电压电平。
因此，当输入数据信号DI1具有逻辑电平“1”时，控制信号CTRLS呈现第二电压电平。结果，控制信号CTRLS的电平进一步降低，并且上拉晶体管PUTR的导通程度比只有第一和第二电平晶体管LTR6和LTR2导通时的更大。结果，当发出复位脉冲P_RST1时的写入电流的电平高于当发出置位脉冲P_SET1时的写入电流的电平。
因而，当输入数据信号DI1具有逻辑电平“1”时，向电流控制电路220施加复位脉冲P_RST1，并且通过数据线DL1的写入电流的电平高于当输入数据信号DI1具有逻辑电平“0”时向电流控制电路220施加置位脉冲P_SET1时的写入电流的电平。
当未发出置位脉冲P_SET1或复位脉冲P_RST1时，第二控制晶体管TR7导通，生成具有第三电压电平的控制信号CTRLS，该第三电压电平是截止上拉晶体管PUTR的“高”电平。结果，第一节点N1通过下拉晶体管PDTR向地VSS放电。
图14是图10中所示的读出放大器150的电路图。图14的读出放大器150包括读出部分310、锁存部分320、以及哑(dummy)锁存部分330。优选地，通过提升的电压VSA驱动读出放大器150的至少读出部分310，所述提升的电压VSA大于内部电源电压VCC。
读出部分310包括读出电路311和均衡电路312。本示例的读出部分310包括P型晶体管P1至P3以及N型晶体管N1至N5，所有这些晶体管均如图14所示连接在提升的电压VSA和地之间。读出节点NSA连接到晶体管N1的栅极，并且读取阈值电压Vref连接到晶体管N2的栅极。均衡电路312如所示连接在读出电路节点Na和Nb两端；并且向晶体管P3、N3、N4以及N5的栅极施加控制信号nPSA。
本示例的锁存部分320包括反相电路321和锁存电路322。如图14所示，反相电路321连接到读出部分310的读出电路节点Na上，并且包括P型晶体管P6和P7、N型晶体管N6和N7、以及反相器IN1。锁存电路322包括反相器IN2至IN4。在该示例中，通过内部电源电压VCC驱动锁存部分320。而且，在反相电路321中，向反相器IN1的输入以及晶体管N7的栅极施加控制信号PMUX。
本示例的哑锁存部分330由VCC驱动，并且包括N型晶体管N8以及P型晶体管P8，每个晶体管具有连接到读出电路节点Nb上的栅极。如本领域技术人员所理解的是，提供哑锁存部分330以匹配读出部分310两端的锁存部分320的负载。
下面参照图15描述图14中所示的读出放大器150的操作。同时参考图14和15，在时间间隔T1期间，控制信号nPSA的电压是提升的电压VSA。因此，读出电路311被禁止，而使能均衡电路312，使其将读出电路节点Na和Nb接地(0v)。此外，控制信号PMUX为低(0v)，因而禁止反相电路321。读出放大器150的输出D0因而保持不变。
然后，在时间间隔T2(a)内，依据读取存储单元是处于“复位”还是“置位”状态，读出节点NSA的电压保持在VSA或下降到1v左右。
然后，在时间间隔T2(b)内，控制信号nPSA的电压变为0v，因而使能读出电路311，并禁止均衡电路312。在其中读出节点NSA电压(1v左右)小于参考电压Vref的“置位”状态的情况下，读出电路节点Na变为VSA，而在其中NSA电压(VSA)大于参考电压Vref的“复位”状态情况下，读出电路节点Na变为0v，。
然后，在间隔T2(c)中，控制信号PMUX达到VCC，以使能反相电路321。反相电路321将内部读出电路节点Na的电压VSA(高)或0v(低)反相，并因此而驱动锁存电路322翻转或维持输出数据D0。
最后，在时间间隔T3内，nPSA的电压返回为提升的电压VSA，以禁止读出电路311并使能均衡电路312，并且控制信号PMUX返回为低(0v)，从而禁止反相电路321。
例如，本发明的PRAM设备可以被使用为多种类型的微处理器驱动应用设备的非易失性存储器。图16是包含上述的PRAM设备100的系统的简化框图。PRAM设备100可以充当该系统的随机存取存储器，或充当该系统的大容量存储设备，或者同时充当二者。如所说明的，PRAM设备100经由一个或多个数据总线L3连接到微处理器500上。微处理器500通过一个或多个数据总线L2与I/O接口600交换数据，并且I/O接口600通过输入/输出数据线L1发送和接收数据。作为示例，输入/输出数据线L1可以耦接到计算机外围设备总线、高速数字通信传输线、或天线系统。电源分布系统L4从电源400向PRAM设备100、微处理器500以及I/O接口600提供电源。
可在便携或非便携式应用设备中使用图16的系统。在便携式应用设备的情况下，电源400通常包含一个或多个电池单元。由于诸如PRAM设备的相变存储设备的非易失性存储特征，它们特别适合于电池供电的应用设备。便携式应用设备的非限制性示例包括笔记本计算机、数字照相机、个人数字助理(PDA)、以及移动通信设备(诸如移动电话、移动电子邮件设备、以及移动游戏设备)。非便携式应用设备的非限制性示例包括台式计算机、网络服务器、以及通常由固定的商业或家用电源系统(诸如AC电力系统)驱动的其它计算设备。
上述优选实施例是教导性示例。本领域普通技术人员应当理解，在不背离由下面所附权利要求书所限定的本发明的范围的情况下，可以对示范性实施例做出各种形式上和细节上的改变。
对相关申请的交叉引用本申请要求于2006年3月16日提交的韩国专利申请No.10-2006-0024328的优先权，其主题通过全部引用而被合并于此。
权利要求
1.一种相变随机存取存储器PRAM的操作方法，包括响应于编程操作请求而对包括N个单位编程块的写入数据块进行编程；响应于读取操作请求在对M个单位编程块进行编程后挂起编程操作，其中M小于N；执行所请求的读取操作；以及恢复写入数据块的编程并对N-M个剩余的单位编程块编程。
2.根据权利要求1所述的方法，其中，所述N个单位编程块的每一个包括Q个存储单元，并在相关的单位编程块写入时段期间被编程；并且其中，所述编程操作的挂起包括在第M个单位编程块写入时段期间接收到读取操作请求后，对第M个单位编程块中的所有Q个存储单元编程。
3.根据权利要求2所述的方法，其中Q等于2或4。
4.根据权利要求2所述的方法，其中，所述PRAM包括控制单元，并且该方法还包括通过控制单元的操作进行响应于编程操作请求而生成开始信号；响应于读取操作请求而生成挂起信号；完成读取操作后生成恢复信号；以及在对所有N个单位编程块编程后生成完成信号。
5.根据权利要求1所述的方法，其中，该PRAM包括计数器，并且该方法还包括响应于开始信号而初始化由所述计数器输出的计数器信号，其中，该计数器信号包括增加的计数器值，该每个值对应于用于N个单位编程块的每个的单位编程块写入时段；响应于挂起信号而挂起计数器信号；响应于恢复信号而恢复计数器信号；以及在对第N个单位编程块编程之后复位计数器信号。
6.根据权利要求2所述的方法，其中，该PRAM还包括写入驱动器电路，被适配为响应于由编程脉冲生成器提供的编程脉冲而对存储与写入数据块相关的数据位的PRAM存储单元进行编程；以及其中，对所述写入数据块的编程包括通过响应于编程脉冲向其中Q个PRAM存储单元施加写入电流而依次对N个单位编程块的每一个编程。
7.根据权利要求6所述的方法，其中，在对所述M个单位编程块编程后挂起编程操作包括在提供与第M个单位编程块相关的编程脉冲后挂起编程脉冲，直到执行完所请求的读取操作后恢复计数器信号为止。
8.根据权利要求6所述的方法，其中，恢复对写入数据块编程包括提供与第M+1个单位编程块相关的编程脉冲。
9.根据权利要求1所述的方法，其中，该PRAM包括地址译码器和位线选择电路，所述地址译码器和位线选择电路连接到包括写入数据块的存储单元阵列上，并且对写入数据块编程包括通过地址译码器的操作，对写入数据块的地址译码，以选择连接到写入数据块的字线；以及生成多个位线选择信号，以基于所译码的地址而选择与写入数据块对应的位线。
10.根据权利要求1所述的方法，其中，该PRAM还包括写入驱动器，并且对所述写入数据块编程包括向所述写入驱动器提供多个数据输入信号；以及通过所述写入驱动器的操作，基于多个数据输入信号的各个逻辑电平而向所选择的位线施加写入电流。
11.根据权利要求10所述的方法，其中，向所选择的位线施加写入电流包括对于N个单位编程块的每一个，在对应的单元编程块写入时段期间向写入驱动器施加多个编程脉冲；以及响应于所述多个编程脉冲而向所选择的位线施加写入电流。
12.根据权利要求11所述的方法，其中，所述编程脉冲包括置位脉冲和复位脉冲。
13.根据权利要求11所述的方法，其中，每个单位编程块写入时段包括多个编程脉冲间隔，并且该方法还包括在每个编程脉冲间隔期间向所述写入驱动器施加多于一个的编程脉冲，以对多个PRAM存储单元同时编程。
14.根据权利要求11所述的方法，其中，所述写入驱动器包括脉冲选择电路，被适配为接收编程脉冲并响应于数据输入信号的逻辑电平而输出复位脉冲或置位脉冲；电流控制电路，被适配为接收偏置电压并且输出具有基于数据输入信号的逻辑电平的电压电平的控制信号；以及电流驱动电路，被适配为输出具有基于控制信号的电压电平的电平的写入电流。
15.根据权利要求1所述的方法，其中，所述写入数据块包括多个二极管型相变存储单元。
16.根据权利要求1所述的方法，其中，所述写入数据块包括多个金属氧化物半导体MOS型相变存储单元。
17.根据权利要求1所述的方法，其中，该PRAM还包括读出放大器、地址译码器、以及位线选择电路，其中，执行所请求的读取操作包括对读取数据块的地址译码，以选择连接到该读取数据块上的字线，并基于所译码的地址而生成多个位线选择信号；以及通过读出放大器的操作，读出读取数据块中的相变存储单元的逻辑状态。
18.根据权利要求1所述的方法，其中，该PRAM用作微处理器驱动应用设备的随机存取存储器或大容量存储存储器。
19.根据权利要求18所述的方法，其中，响应于由微处理器生成的编程命令而对写入数据块编程。
20.根据权利要求1所述的方法，其中，该PRAM包括读出放大器，被适配为在读取操作期间读出存储在读取数据块中的数据的值；以及写入驱动器，被适配为提供用于对写入数据块编程的写入电流；其中，该写入驱动器和该读出放大器都经由数据线而连接到包括写入数据块和读取数据块的存储器阵列；并且其中，该方法还包括在读取操作期间，经由数据线向读出放大器传递存储在读取数据块中的数据；以及当对写入数据块编程时，经由数据线向写入数据块提供写入电流。
21.一种在相变随机存取存储器PRAM中执行编程操作的方法，该方法包括响应于由计数器信号选通的编程脉冲序列，根据单位编程块原理而对单位编程块上的相变存储单元编程，所述计数器信号被读取操作请求挂起，并在完成所请求的读取操作后恢复。
22.根据权利要求21所述的方法，其中，单位编程块的尺寸是参照在相应的单位编程块写入时段期间接收写入电流的相变存储单元的数量而定义的。
23.根据权利要求21所述的方法，其中，该PRAM包括控制单元，并且该方法还包括从控制单元向计数器施加开始信号，以初始化计数器信号；从控制单元向计数器施加挂起信号，以响应于读取操作请求而挂起计数器信号；从控制单元向计数器施加恢复信号，以恢复对相变存储单元编程；以及从控制单元向计数器施加完成信号，以发出对相变存储单元的编程完成的信号。
24.根据权利要求21所述的方法，其中，该PRAM包括编程脉冲生成器以及写入驱动器电路，并且该方法还包括通过编程脉冲生成器的操作，响应于计数器信号而向写入驱动器电路施加编程脉冲；以及通过写入驱动器电路的操作，响应于编程脉冲而向所选择的相变存储单元施加写入电流。
25.根据权利要求24所述的方法，其中，向写入驱动器电路施加编程脉冲包括在单位编程块写入时段内的编程脉冲间隔期间，向写入驱动器电路施加复位脉冲和置位脉冲。
26.根据权利要求21所述的方法，其中，在对应的单位编程块写入时段期间对每个单位编程块编程，并且所述计数器信号在单位编程块写入时段完成后被挂起，其中，在所述单位编程块写入时段完成后生成计数器信号的计数器接收挂起信号。
27.一种相变随机存取存储器PRAM，包括存储单元阵列，包括多个由写入电流编程的相变存储单元；写入驱动器电路，被适配为生成写入电流，并响应于编程脉冲序列向多个相变存储单元中所选择的那些施加写入电流；编程脉冲生成器，被适配为响应于计数器信号生成编程脉冲序列；以及计数器，被适配为在编程操作期间提供计数器信号，在中断编程操作的读取操作期间挂起计数器信号的提供，以及在完成中断读取操作后恢复计数器信号的提供。
28.根据权利要求27所述的PRAM，还包括控制单元，被适配为响应于与编程操作相关的编程操作请求而生成开始信号；响应于与中断读取操作相关的读取操作请求而生成挂起信号；，在完成中断读取操作后生成恢复信号；以及在完成编程操作后生成完成信号；以及其中，该计数器还被适配为响应于开始信号而初始化计数器信号，响应于所述挂起信号而挂起计数器信号，响应于所述恢复信号而恢复计数器信号，以及复位计数器信号。
29.根据权利要求27所述的PRAM，其中，所述存储单元阵列被分成多个单独可存取的存储器存储体，并且中断读取操作针对于在正在由编程操作存取的、多个存储器存储体中的一个内存储的数据。
30.根据权利要求27所述的PRAM，还包括读出放大器，被适配为通过连接到数据线上的读出节点读出存储在存储单元阵列中的相变存储单元的块中的数据的逻辑电平，所述数据线用于从写入驱动器电路输出写入电流。
31.根据权利要求27所述的PRAM，其中，所述相变存储单元是二极管型相变存储单元。
32.根据权利要求27所述的PRAM，其中，所述相变存储单元是金属氧化物半导体MOS型相变存储单元。
33.根据权利要求28所述的PRAM，还包括地址译码器，被适配为对存储单元阵列中的写入数据块的地址进行译码；位线选择电路，被适配为从地址译码器中接收多个位线选择信号，以选择连接到写入数据块的位线。
34.根据权利要求33所述的PRAM，其中，所述写入驱动器被适配为响应于编程脉冲的序列而通过所选择的位线向写入数据块中的相变存储单元提供写入电流。
35.一种系统，包括微处理器，用于从I/O电路接收输入数据，以及将该输入数据存储在非易失性存储器系统中，该存储器系统包括存储单元阵列，包括多个由写入电流编程的相变存储单元；写入驱动器电路，被适配为生成写入电流，并响应于编程脉冲序列向多个相变存储单元中所选择的那些施加写入电流；编程脉冲生成器，被适配为响应于计数器信号生成编程脉冲序列；以及计数器，被适配为在编程操作期间提供计数器信号，在中断编程操作的读取操作期间挂起计数器信号的提供，以及在完成中断读取操作后恢复计数器信号的提供。
36.根据权利要求35所述的系统，其中该存储器系统还包括控制单元，被适配为响应于与编程操作相关的编程操作请求而生成开始信号；响应于与中断读取操作相关的读取操作请求而生成挂起信号；在完成中断读取操作后生成恢复信号；以及在完成编程操作后生成完成信号；以及其中，该计数器还被适配为响应于开始信号而初始化计数器信号，响应于所述挂起信号而挂起计数器信号，响应于所述恢复信号而恢复计数器信号，以及复位计数器信号。
37.根据权利要求35所述的系统，其中，所述存储单元阵列被分成多个单独可存取的存储器存储体，并且中断读取操作针对于在正在由编程操作存取的、多个存储器存储体中的一个内存储的数据。
38.根据权利要求35所述的系统，还包括读出放大器，被适配为通过连接到数据线上的读出节点读出存储在存储单元阵列中的相变存储单元的块中的数据的逻辑电平，所述数据线用于从写入驱动器电路输出写入电流。
39.根据权利要求35所述的系统，其中，所述相变存储单元是二极管型相变存储单元。
40.根据权利要求35所述的系统，其中，所述相变存储单元是金属氧化物半导体MOS型相变存储单元。
41.根据权利要求36所述的系统，还包括地址译码器，被适配为对存储单元阵列中的写入数据块的地址进行译码；位线选择电路，被适配为从地址译码器中接收多个位线选择信号，以选择连接到写入数据块的位线。
42.根据权利要求41所述的系统，其中，所述写入驱动器被适配为响应于编程脉冲的序列而通过所选择的位线向写入数据块中的相变存储单元提供写入电流。
全文摘要
提供了一种在PRAM设备中执行编程－挂起－读取操作的方法，该方法包括响应于编程操作请求而对包括N个单位编程块的写入块编程；以及响应于读取操作请求而在对M个单位编程块编程后挂起编程操作，其中M小于N。该方法还包括执行所请求的读取操作，然后恢复对写入数据块的编程；以及对剩余的N－M个编程块编程。
文档编号G11C16/10GK101038789SQ20071008855
公开日2007年9月19日 申请日期2007年3月16日 优先权日2006年3月16日
发明者金惠珍, 李光振, 姜尚范, 朴茂熙 申请人:三星电子株式会社