专利名称：检测字线错误的方法
技术领域：
本发明涉及一种存储器装置，且特别是涉及一种在封装阶段前测试存储 器装置的字线错误的方法。
背景技术：
存储器装置主要部份通常包括一个存储单元阵列以及驱动和控制该存储单元阵列的相关回路。存储单元可如图1A所示，为一基本1T1C结构(一个晶 体管与一个电容)。如图1A所示，晶体管T的栅极连接至一字线WL，漏极连 接至一位线BL,以及源极连接至一电容。当字线被启动以读取时，晶体管T 将导通，且存储在电容C内的数据会经由存储节点SN及晶体管T传送至位线。在某些情况下，如制造过程所产生的粒子或蚀刻残留物将造成字线WL和 位线BL间的短路，即如图1B所示在字线WL和位线BL之间将产生一小阻抗。 字线WL和位线BL不再是隔离状态，且这将造成在读取存储单元时的失灵。 以下将更进一步讨论读取操作以及短路如何影响存储体操作。图2示出了一存储器单元及与其相对应的读出放大器SA的概要架构图， 图中一个单元对应到两条位线bl和^Z。此读出放大器sa可包括交错耦接 (cross-co叩led)的N信道与P信道晶体管。位线BL和瓦之间的微小电压电 平差会藉由读出放大器放大，以读出存储在存储单元内的数据。图3示出了在主动周期中读取一正常存储器单元的波形示意图。在此例 中，如图1A所示，对应此存储器单元的字线与位线间并无短路。图3说明如 何读取低电压电平的数据。首先，在待命期间，位线BL和^Z的电压电平藉 由一位线预充电及等化电路控制在1/2Vcc。同时，字线WL在低电压电平 (Vss)。当一启动命令ACT输入，字线WL被启动(即选取)，且变为一高电压 电平Vpp。然后，存储在电容C(低值)中的单元数据被读出(转移)到位线BL。 这会使位线BL的电压电平变得稍低一点，而位线瓦仍维持在其电压电平 (1/2Vcc)。接下来，读出放大器SA放大位线BL和^Z之间的微小电压差。在 此情况下，位线BL变为低电压电平(Vss)而位线^I变为一高电压电平(Vcc)。在下一个读取期间(未绘出)，在位线BL上的低电平数据会被正确读出为低值(L)，并经由输出入线和数据总线线传至一输出端口。图4示出了读取一异常存储器单元的波形示意图。在此情况下，字线和 位线如图1B所示为短路。这会使低电平数据被错误地读出为高电平数据。图 4说明选取该异常字线。在启动字线WL之前(即在待命期间)，位线BL和E的 电压电平相同但会低于如图3所示的正常BL的电压电平(l/2Vcc)。在待命期 间下，字线WL在j氐电压电平，且字线WL和位线BL短路。这将〗吏位线BL和^Z 的电压电平更低。位线BL和瓦的电压电平降幅取决于字线WL和位线BL之 间的阻抗值。当启动(选取)字线WL，存储器单元中的低电平数据被读出到位线BL。这 会使位线BL的电平降低一点。由于在字线WL和位线BL之间的短路，位线 BL的电压电平会因字线WL的电压(Vpp)拉高，而字线^I则保持在待命期间的 电压电平。由于字线WL和位线BL之间短3各，字线WL的电压也会被拉低，但 因字线WL驱动器强大的驱动能力，故该电压只会些^f鼓下降。接着，启动读出 放大器SA放大位线BL和瓦之间的电位差。在此情况下，位线BL的电压电 平接近Vcc及位线瓦的电压电平接近Vss。换言之，应该读出为低电平的存 储器单元数据会错误地读出为高电平。上述是字线WL和位线BL短路的存储器单元主动运作的情形。然而，在 同一条位线BL上的其它存储器单元但连接于一条正常的字线WL在不同模式 中也会发生错误。所述数据均被读出为低电平，因为位线BL连接至非启动的 短路字线WL。因此，它们的错误模式是如图5所示高电平到低电平(H-〉L)的 错误。图5示出了在异常位线BL上但接于正常字线WL的单元的字线与位线的 波形图。此情况下，说明具有高电压电平(H)的数据是存储在存储器单元内。 当启动(选取)字线WL，存储在单元内具高电压电平的数据会被读出至位线 BL。这会使位线BL电压电平稍高。然而，位线BL是和未被选取的字线WL短 路。其说明字线WL在低电压电平且会使位线BL电压电平较低一些，而位线冗 仍保持在待命期间的电压电平。接着，启动读出放大器放大位线BL和瓦之间的电位差。然后，位线BL 电压电平位会接近Vss,位线^电压电平则接近Vcc。正常状况下，存储器 单元应该浮皮读为高电平，但如今存储器单元祐:误读为低电平。因此，在下一个读取周期(未示出于图)，存储器单元会被判定为"错误"(高电平至低电平 (H-〉L)的错误)。图6示出了字线-位线短路的存储器单元和其它存储器单元的关系图。在 图6中，具有字线-位线短路的单元如图4所示为一L》H的错误，而在位线 BL上的其它单元则如图5所示为H->L的错误。所有在位线亙上的存储器单 元都易于发生L->H失误，因为异常位线BL的电压电平会被未选取的字线WL 拉低。因此，在位线^Z上的所述单元相对地是L->H的失误。如上述，当数字随机存取存储器(Digital Random Access Memory, DRAM) 的存储器单元发生字线-位线短路问题，该两条线路便会以某些阻抗连接并对 彼此产生噪声。大部分的字线-位线短路电路只会造成位线BL的错误。虽然 字线WL也会有噪声，但因为字线WL驱动器的驱动能力强到足以稳定地维持 字线的电压，以致于噪声并不会太强。因此，不会发生字线错误。当判定为 位线错误时，该错误的位线会藉由冗余位线取代，以致于修复该位线的错误。 然后，DRAM将会经由一施加电位及温度压力的烧入(Burn-In, BI)测试来测 试该DRAM稳定度。在BI测试期间，该施加的压力与电位会使字线-位线短路 效应加大。因此，DRAM的WL错误即会在BI测试后被判定。一般来说，BI测试是在DRAM封装后进行。因此， 一旦WL错误在BI测 试期间发生，该WL错误并无法利用备用的WL来加以修复。所以，如何在BI 测试前即发现WL错误就是一个迫切的问题。一旦可在晶片阶段(wafer stage) 发现该WL错误，该错误的WL即可以该相连的冗余的WL所替换。发明内容根据前面的描述，本发明提供一种检测存储器装置字线错误的方法。该 存储器装置包括一具有连接至字线与位线的晶体管的存储器单元。本方法包 括利用字线驱动器将字线驱动到预设电压电平，以致于导通存储器单元内 的晶体管；并降低字线驱动器的驱动能力。本发明进一步提供一种检测存储器装置的字线错误的方法。该存储器装 置包括一具有连接至字线与位线的晶体管的存储器单元。本方法包括利用字 线驱动器将字线驱动到预设电压电平以至于截止存储器单元内的晶体管；并 降低字线驱动器的驱动能力。根据前面发明，在晶片阶段的存储器单元阵列已可在WL和BL的错误测试中得到原因。因此，在进行BI测试前，所有错误的字线和位线均可用冗余的的字线和位线加以取代结果，在BI测试后再不会有字线错误发生。为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举较 佳实施例，并配合附图，作详细说明如下。
图1A示出了一个正常的1T1C存储器单元，且图1B示出了在字线与位线间发生短路的一个异常1T1C存储器单元。图2示出了一存储器单元及其相连的读出放大器的概要结构图。 图3示出了在正常模式下读取一正常存储器单元的概要波形图。 图4示出了在正常模式下读取一异常存储器单元的概要波形图。 图5示出了连接至该异常BL (与WL短路)但却连接至正常WL的单元的WL与BL的波形图。图6示出了该WL-BL短路的存储器单元及其它单元的错误模式。图7示出了在WL错误测试模式中所选取的异常存储器单元(WL-BL短路)的主动周期波形图。图8示出了在WL错误测试模式中未选取的异常存储器单元(WL-BL短路)的主动周期波形图。图9示出了在WL错误测试模式中该异常WL主动及待命周期的波形图。 图IO示出了根据本发明第一实施例中，用于降低WL驱动器的驱动能力的WL驱动波形图。图11示出了根据本发明第二实施例中，用于降低WL驱动器的驱动能力 的WL驱动波形图。图12示出了根据本发明第二实施例中，用于降低WL驱动器的驱动能力 的WL驱动波形图。图13A示出了用于对照的一现有WL驱动器。图13B到13D示出了如前所述为达成测试方法的WL驱动电路的一些例子。附图符号说明C:电容SN:存储节点SA:读出放大器△ V:电压差H>L:低到高失误L〉H:高到低失误Tl、 T2、 T3:预定时间点WL:字线电压BL:位线电压^!:位线电压Vcc、 Vcp、 Vss、 Vpp、 Vh:电压ACT:主动周期信号RDS:行译码信号RSL:行选取线信号10:字线驱动器Xz:高阻抗信号。
具体实施方式
本实施例提供一种方法在当DRAM进入特殊测试模式(或WL错误测试模式) 时可降低WL驱动器的驱动能力。更仔细地说，在该测试模式中，此WL驱动 器只以一个较正常才莫式短的周期(即一次脉冲驱动(one-shot drive))来才喿 作。在该周期后，此驱动能力变得较小或为零，使字线容易产生噪声。然后， 检测出此WL-BL短路为WL错误。此BL错误也如上述被检测出。此WL和此 BL的错误利用冗余的WL和BL所修复。因此，在BI测试后不会再发现新的 错误。接下来，提供几个于不同情形中降低WL驱动器的驱动能力的方法。图 10示出了依据本发明第 一 实施例用于降低此WL驱动器的驱动能力的一 WL驱 动波形图，以及图7示出了在WL错误测试模式中(WL-BL短路)的异常存储器 单元的一主动周期波形图。如图IO所示出了 ，当在此WL错误测试模式中的字线与启动中的BL短路， WL驱动器的驱动能力会在启动字线的开始Tl之后小额降低或变为零。此Tl 时间点可以一内部的延迟电路控制，譬如一串联连接的延迟单元。此方法使 WL驱动器的驱动能力在一次脉冲驱动周期后变为较低或零。请参考图7，在预设时间点Tl前，此WL是以其全力驱动，即以此电压 电平Vpp。然后，在此预设周期T1后，此驱动能力自全力降低至零或小额降 低(如图10所示)。图7示出了零驱动能力的情形，且此WL电平因短路受到 BL干扰而降低至Vcc。当一预充指令输入，此WL波形会被拉低至Vss电平，且连接此WL的所 有单元的数据会回复。 一正常WL(不与BL短路)会比电压电平Vpp小额降低；因而可回复具有高电平数据的单元至接近WVce是位线电压电平)。然而，在WL错误测试;漠式中，异常WL(与BL短3各)的电压电平几乎为电压电平Vcc。 因此，高电平数据可以回复为电压电平，，Vcc-Vth" (Vth:临界电压)。在正常模式下的下一个读取周期中，此单元的数据电压电平不够高而容易造成高电 平数据读取错误变成低电平数据。接着， 一个WL错误会被判定出来。一旦检测出此WL错误，此错误的字线会以冗余的WL取代。因为此存储 器单元阵列仍尚未封装，因此，可取代错误的WL。结果，当进行随后的BI 测试，便不再进一步发生WL错误因为此错误的WL已被修复了 。图11示出了依据本发明第二实施例用于降低此WL驱动器的驱动能力的 一 WL驱动波形，以及图8示出了在WL错误测试模式中未被选取异常存储器 单元(WL-BL短路)的一主动周期波形图。如图ll所示，在待命周期或未选取字线情形的主动周期中，此WL电压 电平强制为电压电平Vss。本方法在一些延迟自启动指令之后降低此驱动能力。 在降低此WL驱动器的驱动能力之后，此WL电压电平受到短路的BL影响容 易变为比Vss高，且导通WL上所有的存储器单元。接着存储在所述单元的数 据会遭破坏，而且一WL错误会在下一个正常读取周期发生。本方法示出了未选取此异常WL的一种情形。如图11所示，用于未选取 的WL的WL驱动器的全驱动能力是WL波形图中最低的电压电平，即Vss。在 此预设时间点T2上，此WL驱动能力在WL错误测试模式期间会由全满降低至 零或小幅降低。当此驱动能力降低时，WL电压电平会提升至电压电平V(x附近， 接着在未选取的WL上的单元会导通。请参考图8,当输入预充指令时，WL驱动器的驱动能力转变为全驱动能 力。然后，未选取的异常WL电压电平会被拉低至Vss，且连接至此,WL所有单 元的数据会被回复。然而在先前的零驱动期间，未选取WL电压电平会受到短 路的BL影响而提升使得与其连接的单元会导通，造成错误地回复数据并且此9WL在正常模式中下一个读取周期时发生错误。接着， 一个WL错误会被检测出来。一旦检测出此WL错误，此错误的字线会以冗余的WL取代。因为此存储 器单元阵列仍尚未封装，因此，可修复此错误的WL。结果，当进行随后的BI 测试时，将不再进一步发生WL错误因为此错误的WL已被修复了 。图12示出了依据本发明第三实施例用于降低WL驱动器的驱动能力的一 WL驱动波形图，以及图9示出了在WL错误测试模式中此异常的WL主动与待 命周期的一波形图。此实施例就是在一预充指令之后的预设时间点T3降低 WL驱动器的驱动能力。此方式也会使WL电压电平够高而导通在待命周期中 的存储器单元，且因此发现此WL-BL短路为一 WL错误。请参考图9，在一预充指令的预设周期之后，此WL错误测试模式降低WL 驱动器的驱动能力自全满至零或小幅降低。由于与位线短路，此异常的WL提 升其电压电平自Vss至几近于1〃Vcx(BL电压电平)。结果，此WL电压电平导 通所有连接在此异常WL上的存储器单元，参考图8的示出了 。此WL驱动器的驱动能力在自T3的该周期之后转为全满，且此WL电压电 平被正常地拉低至Vss。降低此驱动能力的时间点可利用一内部的延迟电路 或任何具有相同功能的电路控制。当WL电压电平变得较高时，此提升的WL 电压电平将破坏存储在错误WL上的单元的数据。结果，所述单元将在下一个 读取周期中被错误地读出。以一条正常的WL来说，因为没有来自BL的干扰， 所以WL几乎维持在电压电平Vss即使此字线是利用零驱动能力而驱动的。同样地， 一旦检测出此WL错误，此错误的字线可利用冗余的字线取代。 因为此存储器单元阵列仍尚未封装，因此，此错误的WL可以被取代。结果， 当进行随后的BI时，WL错误将不再进一步发生因为此错误的WL已经被取代 了。图13B至13C示出了此WL驱动电路的一些例子以达成如上述的测试方 法。图13A示出了用以对照的一现有的WL驱动器。在图13A到图13D中，此 信号RDS、 Vh、 RSL以及Xz描绘出一列编码信号、用于导通与驱动此WL(大 于VdJ的一高电位、 一列选取线信号，以及在测试模式中WL Hi-Z信号。图 13B、图13C以及图13D中的电路与波形时序分别说明图7、图8以及图9。基本上，对于一存储器阵列用于测试一字线错误的电路包括数个字线驱 动器IO，其中每一个皆耦接于对应的字线WL;以及一控制单元T,其耦接于任一个字线驱动器，用来降低一选取的字线驱动器的驱动能力。为了进行一 字线错误测试而使此控制单元截止以降低此选取的字线驱动器的驱动能力。在图13B与13C中，此控制单元是一个可导通/截止以降低选取/未选取的字线驱动器的驱动能力的开关电路。例如，该开关电路可利用至少一晶体 管构成，且此晶体管的一栅极端是用做接收控制信号。在其它设计中，此控 制单元可实施在一计时控制器内。总之，依据本发明，在晶片阶段的存储器单元阵列易受此WL错误测试影 响。因此，在进行封装阶段的BI测试之前，所有错误的字线及位线皆可以冗 余的字线与位线取代。结果，在BI测试之后将不在有字线错误发生。虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何 熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰， 因此本发明的保护范围当视本发明的申请专利范围所界定者为准。
权利要求
1.一种测试存储器装置的字线错误的方法，该存储器装置包括一存储器单元，其具有一字线、一位线、一晶体管与该字线以及该位线连接，该方法包括利用一字线驱动器，驱动该字线至第一电压电平，以导通该存储器单元的该晶体管；以及降低该字线驱动器的驱动能力。
2. 如权利要求1所述的用于测试存储器装置的字线错误的方法，其中， 该字线的该第一电压电平为Vpp。
3. 如权利要求1所述的用于测试存储器装置的字线错误的方法，其中， 当该字线与该位线短路时，该字线的该电压电平在降低该字线驱动器的驱动 能力之后会受到该位线影响而降低至第二电压电平。
4. 如权利要求3所述的用于测试存储器装置的字线错误的方法，其中， 该第二电压电平为Vcc。
5. 如权利要求3所述的用于测试存储器装置的字线错误的方法，其中， 存储在该存储器单元的一高电平数据在下一个读取周期中错误地读出为 一低 电平数据，且判定一字线错误。
6. 如权利要求1所述的用于测试存储器装置的字线错误的方法，其中， 用于降低该字线驱动器的驱动能力的一预设时序藉由一内部的延迟电路控 制。
7. 如权利要求l所述的用于测试存储器装置的字线错误的方法，其中， 该方法在该存储器装置的一封装阶段前执行。
8. —种测试存储器装置的字线错误的方法，该存储器装置包括一存储器 单元，其具有一字线、 一位线、 一晶体管与该字线以及该位线连接，该方法 包括利用一字线驱动器，驱动该字线至第一电压电平，以关闭该存储器单元 的该晶体管；以及降低该字线驱动器的驱动能力。
9. 如权利要求8所述的用于测试一存储器装置的一字线错误的方法，其 中该字线的该第一电压电平为Vss。
10. 如权利要求8所述的用于测试一存储器装置的一字线错误的方法， 其中，当该字线与该位线短路时，该字线的该电压电平在降低该字线驱动器 的驱动能力之后受到该位线影响而升高至第二电压电平。
11. 如权利要求10所述的用于测试一存储器装置的一字线错误的方法， 其中，该第二电压电平为Vcc或1/2Vcc。
12. 如权利要求10所述的用于测试一存储器装置的一字线错误的方法， 其中，在降低该字线驱动器的驱动能力之后，与该字线连接的该晶体管会4皮 导通，且存储在存储器单元内的一笔数据会被销毁以至于在下一个读取周期 中判定为一字线错误。
13. 如权利要求8所述的用于测试一存储器装置的一字线错误的方法， 其中，用于降低该字线驱动器的驱动能力的 一预设时序利用 一 内部的延迟电 路控制。
14. 如权利要求8所述的用于测试一存储器装置的一字线错误的方法， 其中，该方法在该存储器装置的一封装阶段前执行。
全文摘要
一种检测存储器装置的字线错误的方法。此存储器装置包括一具有连接至字线与位线的晶体管的存储器单元。本方法包括利用一字线驱动器驱动字线到预设电压电平，以致于导通或截止存储器单元内的晶体管；并降低该字线驱动器的驱动能力。
文档编号G11C29/08GK101271732SQ200710153208
公开日2008年9月24日 申请日期2007年9月29日 优先权日2007年3月19日
发明者池田勇人 申请人:力晶半导体股份有限公司