专利名称：利用自升压来读取与非型闪存设备的方法
技术领域：
本发明涉及一种与非型(NAND)闪存设备，更具体地涉及一种用于读 取NAND闪存设备的方法，其减少在读取操作期间可能出现的读取干扰。
背景技术：
闪存设备被广泛用在各种采用了非易失性存储设备的电子应用领域中。 闪存设备典型地用浮栅晶体管(floating gate transistor)作为单位单元(unit cell),并且提供高存储密度、高可靠性、和低功耗。通常，闪存设备被用在 便携式计算机、个人数字助理(PDA)、数字摄像机、移动电话等等中。另夕卜， 也可以将程序代码、诸如基本输入/输出系统(BIOS)的系统数据、和固件存 储在闪存设备中。由于NAND闪存设备可以在相对低的成本下实现高存储密 度，所以NAND闪存设备的使用范围最近逐渐增加。图1图示了常规的NAND闪存设备的单元串结构。图2图示了 NAND 闪存设备在被擦除状态和被编程状态下的阈电压分布。如图1所示，串100包括串选择晶体管110、源极选择晶体管120和多 个存储器单元晶体管131、 132和133。存储器单元晶体管131、 132和133 通过它们公共的漏极/源极区域而被串联连接。串选择晶体管110位于位线BL 以及存储器单元晶体管131、 132和133之间。源极选择晶体管120位于单元 源极线CSL以及存储器单元晶体管131、 132和133之间。串选择晶体管110 的栅极连接至漏极选择线DSL。源极选择晶体管120的栅极连接至源极选择 线SSL。串选择晶体管110和源极选择晶体管120是常规的MOS晶体管，并 且存储器单元晶体管131、 132和133是浮栅晶体管。存储器单元晶体管131、 132和133的每一个可以处于被擦除状态或被编程状态。
如图2所示，当存储器单元晶体管131、 132和133处于被擦除状态时(见 "210")，它们具有相对低的阈电压分布(例如，低于0V)。另一方面，当存 储器单元晶体管131、 132和133处于被编程状态时(见"220"),它们具有 相对高的阈电压分布(例如，高于0V)。通常，以页为基础来进行存储器单元晶体管的读取操作。例如，为了读 取所选择的存储器单元晶体管132的状态，首先，对包含所选择的存储器单 元晶体管132的单元串100的位线BL进行预充电(例如，用1V或2V的电 平)。然后，导通漏极选择晶体管110和源极选择晶体管120以在所选择的单 元串中形成电通路。另外，将导通电压(pass voltage) Vpass施力口至iJ未被选择 的剩余的存储器单元晶体管131和133的字线，从而导通剩余的存储器单元 晶体管131和133而不考虑它们的状态。将读取电压(例如，OV)施加到所选择的存储器单元晶体管132的字线。 由于单元串100的除了所选择的晶体管132以外的所有存储器单元晶体管都 导通，所以，取决于所选择的存储器单元晶体管132的状态，电流流过或不 流过整个单元串100。如果所选择的存储器单元晶体管132处于被擦除状态， 则所选择的存储器单元晶体管132导通，并且因此电流流过整个单元串100。 这导致位线BL的放电，从而在位线BL上预充电的电压降至OV。另一方面， 如果所选择的存储器单元晶体管132处于被编程状态，则所选择的存储器单 元晶体管132截止，并且因此没有电流流过单元串100，从而在位线BL上预 充电的电压保持不变。以此方式，基于位线BL上的预充电电压是否已降至 0V，可以确定所选择的存储器单元晶体管132的状态。然而，如果在以上述方式执行读取操作时连接至截止的存储器单元晶体 管的位线(在下文中被称为"OFF位线，，)与连接至导通的单元晶体管的位线 相邻，则位线耦合现象就可能出现，从而导致当在相邻位线上预充电的电压 降至0V时在OFF位线上预充电的电压也降低。最近，随着存储器容量的增 力口，位线间距(bitline pitch)逐渐减小，同时耦合系数增加至80%以上，这 可以导致在OFF位线上预充电的电压下降高达20。/。。最近，已经引入了位线 屏蔽技术来抑制这种位线耦合。图3图示了应用位线屏蔽技术的NAND闪存设备的单元串结构。如图3所示，将所有位线划分为偶数位线Ble和奇数位线BLo，并且存 储器单元晶体管交替地布置在偶数位线Ble和奇数位线BLo中。为了确定所
选择的存储器单元晶体管332的状态，对偶数位线BLe预充电而将奇数位线 BLo接地。每根接地的奇数位线BLo用作屏蔽线以抑制影响OFF位线的位线 耦合。由于偶数位线BLe被隔开足够的间隔，所以它们之间的耦合是可以忽 略的。在这种情况下，如果施加到未被选择的存储器单元晶体管的字线的导 通电压Vpass超过了特定电平，读取干扰也可能出现。最近，多级单元(MLC multi-level cell)结构被越来越多地使用，以取代 单级单元(SLC single level cell )。当与只有两个阈电压分布的SLC结构相比 时，在至少有四个阈电压分布的MLC结构中，在被用来区分被4察除状态和被 编程状态的导通电压Vpass和读取电压Vread之间更接近地布置阈电压分布。 因此，MLC结构导致多种问题，诸如由于周期性变化(cycling)而引起的性 能恶化。增加导通电压Vpass增加了流动的电流量并且因此有利于感测。然而， 如果增加导通电压Vpass，那么在连接至奇数位线BLo的未被选择的存储器 单元晶体管的沟道和字线之间的偏压也增加，这增加了读取干扰的可能性。发明内容在一个实施例中， 一种读取NAND闪存设备的方法包括将第一电压施 加到耦合到第一单元串的第一位线，所述第一单元串包括第 一 串选择晶体管、 多个第一存储器单元、和第一源极选择晶体管。将第二电压施加到耦合到第 二单元串的第二位线，所述第二单元串包括第二串选才奪晶体管、多个第二存 储器单元、和第二源极选择晶体管。导通第一串选择晶体管和第二串选择晶 体管。将读取电压施加到与被选择来读取的、第一存储器单元之一相关联的 字线。将导通电压施加到与未被选择来读取的、第一存储器单元之一相关联 的字线。根据与第一位线相关联的电压情况，来确定所选择的存储器单元的 状态。施加到第二位线的第二电压使在未被选择的存储器单元的栅极和沟道 之间的电位差降低。在另一个实施例中，提供了一种读取NAND闪存设备的方法。该设备包 括被选择的第 一位线和未被选择的第二位线，第 一位线和第二位线的每一个 连接至单元串，该单元串包括串联连接的串选择晶体管、多个存储器单元晶 体管和源极选择晶体管。该方法包括对第一位线进行预充电，同时将电源 电压施加到第二位线；导通串选择晶体管，将读取电压施加到存储器单元晶 体管的所选择的一个的字线，并且将导通电压施加到存储器单元晶体管的剩余的一个的字线；以及根据在第一位线上预充电的电荷是否已放电，来检测 所选择的存储器单元晶体管的状态。该方法可以进一步包括对第一位线和第二位线进4亍放电并且对连接至第一位线和第二位线的页緩冲器进行设置。第 一位线的源极选择晶体管可以连接至第 一单元源极线，第二位线的源 极选择晶体管可以连接至第二单元源极线，且第一单元源极线和第二单元源 极线可以彼此分离开来。第一位线的单元源极线可以接地，并且可以将特定电压电平施加到第二 位线的单元源极线。施加到第二位线的单元选择线的电压电平可以等于施加到第二位线的电 源电压电平。施加到第二位线的电源电压可以等于或高于用于导通串选择晶体管和源 极选择晶体管的偏压。施加到未被选择的剩余存储器单元晶体管的字线的导通电压可以等于或高于5.5V。
图1图示了常规NAND闪存设备的单元串结构。图2图示了 NAND闪存设备在被擦除状态和被编程状态下的阈电压分布。图3图示了应用位线屏蔽技术的NAND闪存设备的单元串结构。 图4图示了 NAND闪存设备的串结构以说明根据本发明的用于读取 NAND闪存设备的方法。图5是图示了根据本发明的用于读取NAND闪存设备的方法的流程图。 图6图示了根据本发明的控制NAND闪存设备的操作的页緩冲器。器的时序图。
具体实施方式
现在将参考附图来详细描述本发明的实施例。本发明的实施例可以被修
改为多种其它的形式，并且不应将本发明的范围解释为由以下所描述的实施例来限制。图4图示了 NAND闪存设备的串结构以说明根据本发明的用于读取 NAND闪存设备的方法。如图4所示，NAND闪存设备使用存储器单元阵列 作为存储区域来储存数据。存储器单元阵列包括连接至对应位线BLe和BLo 的多个单元串410和420。当然，虽然在图4中只示出了两个单元串410和 420,但是在存储器单元阵列中布置了许多的单元串。单元串410/420的每一 个包括连接至位线BLe/BLo的串选择晶体管411/421、连接至单元源极线 CSLe/CSLo的源极选择晶体管412/422、和串联位于串选择晶体管411/421和 源极选择晶体管412/422之间的多个单元晶体管430/440。在本实施例中，连 接至偶数位线BLe的单元串410和耦合至奇数位线BLo的单元串420分别连 接至不同的单元源极线CSLe和CSLo。当施加位线屏蔽时，多个存储器单元晶体管430/440交替地布置在连接 至偶数位线BLe和奇数位线BLo的单元串410和420中。偶数位线BLe和 奇数位线BLo连接至页緩冲器(PB) 600。页缓冲器(PB) 600在读取/确认 操作期间操作为感测放大器，并且在编程操作期间起作用为用于根据要被编 程的数据来驱动位线的驱动器。将在后面更详细地描述页緩沖器600的结构 和操作。图5是图示了根据本发明的用于读取NAND闪存设备的方法的流程图。 在下文中，通过感测在连接至偶数位线BLe的多个存储器单元晶体管430中 的特定存储器单元晶体管435的状态来例示图5中所示的方法。首先，将在 偶数线BLe和奇数线BLo上剩余的所有电荷放电，并且重置页緩冲器600(步 骤510)。然后，对所选择的位线(例如，连接至被选择来感测的存储器单元 晶体管435的偶数位线BLe)进行预充电，并且将电源电压Vcc施加到未被 选择的位线(例如，奇数线BLo )(步骤520 )。将电源电压Vcc施加到奇数 位线BLo (或未被选择的位线)的原因是为了提升连接至奇数位线BLo的存 储器单元晶体管440的每一个的沟道偏压。这使在每个存储器单元晶体管的 栅极(被施加有导通电压Vpass)和沟道之间的电位差降低，因此抑制了读取 干扰现象的出现。为了实现这种情况，施加至奇数位线BLo的电源电压Vcc 处于等于或高于用于导通串选择晶体管411和421以及源极选择晶体管412 和422的偏压的电平。
为了辅助步骤520,将适当的偏压电平施加到与单元串410和420相交 的字线。具体地，将读取电压Vread (例如，OV)施加到所选择的存储器单 元晶体管435的字线。另一方面，将导通电压Vpass (例如，等于或高于5V 的电压)施加到剩余的存储器单元晶体管430的字线、串选择晶体管411的 字线、和源极选择晶体管412的字线。在这些偏压条件下，适当地控制构成页緩冲器600的晶体管和锁存器以 感测所选择的存储器单元晶体管435的状态，即，感测所选择的存储器单元 晶体管435是处于被擦除状态还是处于被编程状态(步骤530 )。当存储器单 元晶体管435处于被擦除状态时，读取电压Vread导通存储器单元晶体管435, 以允许在偶数位线BLe上预充电的电荷通过单元而被;改电并且到达单元源极 位线CSLe，因此导致预充电的电压降至OV。另一方面，当存储器单元晶体 管435处于被编程状态时，即使将读取电压施加到栅极，存储器单元晶体管 435也保持截止。这防止了在偶数位线BLe上预充电的电荷^皮;改电至单元源 极线CSLe,因此保持了预充电的电压基本上不改变。通过感测偶数位线BLe 上的预充电电压是否已改变来执行数据感测。当已经执行了所选择的偶数位线BLe的数据感测时，就确定页緩冲器 600中的感测节点SO的状态(见图6)。如果偶凄W立线BLe上的预充电电压 降至OV,那么感测节点的电压也降至OV。如果偶数位线BLe上的预充电电 压被维持，那么感测节点的电压也被维持在电源电压Vcc。 一旦已经确定了 感测节点的状态，则在页緩冲器600中执行数据锁存，以根据感测节点的状 态来确定Q节点的状态(步骤540)。如果感测节点SO的电压降至0V，则Q 节点维持在低电平。另一方面，如果感测节点的电压维持在电源电压Vcc, 则Q节点从低改变到高。然后，执行位线BLe和BLo的恢复，并且也将所 检测的数据存储在页緩沖器600的一个或多个锁存器中(步骤550 )。将电源电压(Vcc )偏压施加到向其栅极施加了导通电压Vpass的存储器 单元晶体管440,该存储器单元晶体管440在连接至在先前的对偶数位线BLe 进行预充电的步骤中未被选择的奇数位线BLo的存储器单元晶体管440中。 因此，即使在执行数据感测、数据锁存、和恢复步骤时，将高于5.5V的导通 电压施加到存储器单元晶体管440的栅极，也仅将只与导通电压Vpass和电 源电压Vcc之间的差一样高的偏压施加到存储器单元晶体管440，因此防止 了导通电压Vpass对存储器单元晶体管440进行不必要的编程。
然而，当连接至奇数位线BLo的所有存储器单元晶体管440处于被擦除 状态时，如果公共单元源极线被用于单元串410和420两者，则可以将施加 到奇数位线BLo的电源电压(Vcc )放电至单元源4及线CSL。因此，将两个分离的单元源极线CSLe和CSLo分别用于偶数位线BLe 的单元源极线CSLe和奇数位线BLo的单元源极线CSLo。通过使用两个分离 的单元源极线CSLe和CSLo,可能在将例如电源电压Vcc的电压施加到单元 源极线CLSo的同时，保持单元源极线CLSe接地。图6图示了根据本发明的控制NAND闪存设备的操作的页緩冲器。如图 6所示，页緩冲器600包括位线选择和偏压电路610、预充电电路620、主寄 存器电路630、和高速緩存寄存器电路640。在下文中，通过可以应用于多级 单元(MLC)结构的页緩冲器600来例示本实施例。当将页緩冲器600应用 于单级单元(SLC)结构时，其基本配置和操作类似于应用于MLC结构的页 緩冲器600的基本配置和操作，不同之处仅在于其使用一个寄存器电路而不 是两个寄存器电路630和640。位线选择和偏压电路610用于选才奪偶数位线 BLe和奇数位线BLo中的一个，并且也将预置偏压施加至从偶数位线BLe和 奇数位线BLo中选择的位线。预充电电路620用于利用特定电压电平对所选 择的位线进行预充电。主寄存器电路630锁存并存储MSB数据，该MSB数 据是2位数据的第一位。高速緩存寄存器电路640锁存并存储LSB数据，该 LSB数据是2位数据的最后一位。位线选择和偏压电路610包括4个nMOS晶体管MOl、 M02、 Mil和 M12。 nMOS晶体管MOl布置在电源线VIRPWR和偶数位线BLe之间，并 且根据VBLe控制信号对其进行控制。nMOS晶体管M02布置在电源线 VIRPWR和奇数位线BLo之间，并且根据VBLo控制信号对其进行控制。 nMOS晶体管Mil布置在偶数位线BLe和感测节点SO之间，并且根据BSLe 控制信号对其进行控制。nMOS晶体管M12布置在奇数位线BLo和感测节点 SO之间，并且根据BSLo控制信号对其进行控制。预充电电路620包括pMOS晶体管M30。 pMOS晶体管M30布置在电 源电压Vcc和感测节点SO之间，并且根据PRECHb控制信号对其进行控制。主寄存器电路630包括nMOS晶体管M51、 M61、 M71和M81,以及包 括了两个反向器IN0和INI的锁存器。nMOS晶体管M61和M51布置在地 和包括在锁存器中的反向器IN1的输出端(其与反向器IN0的输入端相同)
之间。将nMOS晶体管M61的栅极连接至感测节点SO，从而根据感测节点 SO的电压来开关它。根据MLAT控制信号来控制nMOS晶体管M51。 nMOS 晶体管M71布置在地和锁存器的Q节点(即，与反向器INI的输入端为同一 端的反向器INO的输出端)之间，并根据RST控制信号对其进行控制。nMOS 晶体管M81布置在锁存器的Q节点和外部数据输入线之间，并根据DIN控 制信号对其进行控制。高速緩存寄存器电路640还包括nMOS晶体管M52、 M62、 M72和M82, 以及包括了两个反向器IN3和IN4的锁存器。nMOS晶体管M62和M52布 置在地和包括在锁存器中的反向器IN4的输出端(其与反向器IN3的输入端 相同)之间。nMOS晶体管M62和锁存器之间的连接节点也连接至感测节点 SO。根据CLAT控制信号来控制nMOS晶体管M52。 nMOS晶体管M72布 置在地和锁存器的Q节点(即，与反向器IN4的输入端为同一端的反向器IN3 的输出端)之间，并且根据RST控制信号对其进行控制。nMOS晶体管M82 布置在锁存器的Q节点和外部数据输入线之间，并且根据DIN控制信号对其 进行控制。器的时序图。参考图6和7，在第一时间间隔tO中，执行对所选择的偶数位 线BLe进行放电以及设置页緩冲器600的步骤。在该时间间隔期间，将低信 号输入至单元串410和420中的串选择晶体管、源极选择晶体管和存储器单 元晶体管的栅极。页緩冲器600中的VBLe控制信号、VBLo控制信号、BSLe 控制信号、BSLo控制信号和PRECHb控制信号都为高。因此，nMOS晶体 管M01、M02、M11和M12导通，而pMOS晶体管M30截止。电源线VIRPWR 接地。由于nMOS晶体管M01和M02导通，所以存储在偶数位线BLe和奇 数位线BLo上的所有电荷都通过nMOS晶体管M01和M02流至接地的电源 线VIPRWR。因此，偶数位线BLe和奇数位线BLo均被放电。另外，施加高 PGM控制信号来导通晶体管M20,从而将Q节点设置至低电平。在该时间间 隔期间，nMOS晶体管Mil和M12导通，从而将感测节点SO设置至低电平。 在第二时间间隔tl中，执行下列步骤,即，对所选#^的位线进行预充电， 同时将电源电压Vcc施加至未被选择的位线。 一旦第二时间间隔11开始，就 将电源电压Vcc施加到连接至单元串410和420中的串选择晶体管和源极选 择晶体管的栅极的漏极选择线DSL和源极选择线SSL，以导通这些晶体管。 而且开始将读取电压Vread (例如，0V)或导通电压Vpass (例如，4.5V)施 加到单元串中的存储器单元晶体管的字线WL。具体地，将读取电压Vread 施加到所选择的存储器单元晶体管的字线，将导通电压Vpass施加到剩余的 存储器单元晶体管的字线。在页緩冲器600中，在将电源电压Vcc施加到电源线VIRPWR时，VBLe 控制信号、BSLo控制信号、和PRECHb控制信号切换至低。因此，nMOS 晶体管M01和M12截止，而pMOS晶体管M30导通。当pMOS晶体管M30 导通时，将Vcc电压施加到感测节点SO。由于V1电压(例如，约2V)作 为BSLe控制信号而施加到nMOS晶体管Mil的栅极，所以偶教:位线BLe的 电压开始增加。当nMOS晶体管Mil的栅极-源极电压Vgs的电平达到阈电 压Vth时，偶数位线Ble的电压不再增加。因此，偶数位线BLe被预充电至 电压电平(Vl-Vth)。通常，根据位线屏蔽技术，将OV施加到未被选择的奇数位线BLo。然 而，根据本发明，将电源电压Vcc施加到未被选择的奇数位线BLo。具体地， 由于nMOS晶体管M12截止并且nMOS晶体管M02导通，所以电源电压Vcc 通过电源线VIRPWR施加到奇数位线BLo。该施加到奇数位线BLo的电源电 压Vcc然后施加到连接至奇数位线BLo的单元串420中的存储器单元晶体管 的沟道。在随后的处理中，该所施加的偏压提升存储器单元晶体管的沟道的 电压，从而抑制了读取干扰现象的出现。在对偶数位线BLe进行预充电和将电源电压Vcc施加至奇数位线BLo 之后，在第三时间间隔t2中执行数据感测。该第三时间间隔t2包括估算时间， 即，充分放电已在偶数位线BLe上预充电的电荷所需要的时间。在估算时间 流逝后，PRECHb控制信号切换至高以截止pMOS晶体管M30。将低于VI 电压的V2电压(例如，约1.7V )作为BSLe控制信号施加到nMOS晶体管 Mil的栅极。在所选择的存储器单元晶体管导通(即处于被擦除状态下)的情况下， 通过该单元对在偶数位线BLe上预充电的电荷进行^L电，从而将偶数位线 BLe的电压降低为低于(V2-Vth)(见图7中的"711")。这导致nMOS晶体 管Mil的栅极-源极电压Vgs高于阈电压Vth,从而导通nMOS晶体管Mll。 因为nMOS晶体管Mll导通，由于在偶数位线的电容和感测节点SO的电容 之间进行电荷分布，所以存储在感测节点SO上的电荷突然放电至偶数位线 BLe。结果，感测节点SO的电压从电源电压Vcc降至0V(见图7中的"721")。 在所选择的存储器单元晶体管截止(即，处于被编程状态下)的情况下， 防止在偶数位线BLe上预充电的电荷通过该单元进行放电，从而偶数位线 BLe的电压维持在(Vl-Vth)电压(见图7中的"712")。因此，即使将V2 电压作为BSLe控制信号施加到nMOS晶体管Mil的栅极，nMOS晶体管 Mil的栅极-源极电压Vgs仍保持等于阈电压Vth，使得nMOS晶体管Mil 没有导通。结果，感测节点SO维持在电源电压Vcc (见图7中的"722")。在执行数据感测步骤之后，在第四时间间隔t3中执行数据锁存。具体地， 在所选择的存储器单元晶体管导通(即处于被擦除状态下)的情况下，感测 节点SO降至0V，使得nMOS晶体管M61保持截止，并且因此Q节点也保 持在低电平(见图7中的"731")。在所选择的存储器单元晶体管截止(即处 于被编程状态)的情况下，感测节点SO保持在电源电压Vcc,使得nMOS 晶体管M61导通，并且因此Q节点,人低切换至高(见图7中的"732")。在 数据感测完成后，恢复位线并且存储所感测的数据。在该步骤，通过电源线 VIRPWR对所有位线进行放电，并且页緩冲器600中的所有锁存器都存储所 感测的数据。当以此方式执行数据感测、锁存和恢复步骤时，保持将电源电 压Vcc施加到未被选择的奇数位线BLo。因此，即使将导通电压Vpass施加 到存储器单元晶体管，电源电压Vcc也提升连接至奇数位线BLo的存储器单 元晶体管的沟道的电压。结果，将处于低于导通电压Vpass的电平的偏压施 加到沟道，由此防止了其中存储器单元晶体管被不希望地编程的读取干扰现 象的出现。然而，在连接至奇数位线BLo的存储器单元晶体管所有都处于被 擦除状态的情况下，即，当连接至奇数位线BLo的整个单元串420允许电流 流过时，可以将施加到奇数位线BLo的电源电压Vcc放电至接地的公共单元 源极线CSL。为避免这种情况，将连接至奇数位线BLo的单元源极线CSLo 从连接至偶数位线BLe的单元源极线CSLe分离开来。此外，将连接至偶数 位线BLe的单元源极线CSLe接地，而将处于特定电平的电压(例如，与施 加到奇数位线BLo的电源电压Vcc的电平相同的电平)施加到连接至奇数位 线BLo的单元源极线CSLo。如从以上描述显而易见的，根据本发明的用于读取NAND闪存设备的方 法具有各种优点。例如，将处于特定电平的电压施加到未被选择的位线。因此，即使施加到在读取操作期间未被选择的存储器单元晶体管的栅极的字线
的导通电压的电平增加了 ，施加到每个未被选择的存储器单元晶体管的栅极 和沟道之间的偏压的电平也降低了施加到未被选择的位线的偏压的电平。这 防止了读取干扰现象的出现，由此提高了设备的可靠性。
权利要求
1.一种读取NAND闪存设备的方法，该方法包括将第一电压施加至耦合到第一单元串的第一位线，所述第一单元串包括第一串选择晶体管、多个第一存储器单元和第一源极选择晶体管；将第二电压施加至耦合到第二单元串的第二位线，所述第二单元串包括第二串选择晶体管、多个第二存储器单元和第二源极选择晶体管；导通所述第一串选择晶体管和第二串选择晶体管；将读取电压施加至所选择的存储器单元；将导通电压施加至未被选择的存储器单元；以及根据与所述第一位线相关联的电压情况来确定所选择的存储器单元的状态，其中施加到所述第二位线的所述第二电压使在未被选择的存储器单元的栅极和沟道之间的电位差降低。
2. 根据权利要求1所述的方法，其中将所述第一电压施加到所述第一位 线以对所述第一位线进行预充电，施加到所述第二位线的所述第二电压是电 源电压。
3. 根据权利要求1所述的方法，进一步包括对所述第一位线和第二位线进行;故电，以重置耦合到所述第一位线和第 二位线的页緩冲器。
4. 根据权利要求l所述的方法，其中所述第一源极选择晶体管耦合到第 一单元源极线，并且所述第二源极选择晶体管耦合到第二单元源极线，其中所述第一单元源极线和第二单元源极线是不同的单元源极线。
5. 根据权利要求4所述的方法，进一步包括 使所述第一位线的第一单元源极线接地；以及 将预定的电压施加到所述第二位线的第二单元源极线。
6. 根据权利要求5所述的方法，其中施加到所述第二位线的第二单元选 择线的特定电压在电位上与施加到所述第二位线的第二电压基本上相同。
7. 根据权利要求1所述的方法，其中施加到所述第二位线的所述第二电压等于或高于用于导通所述第二串选择晶体管的偏压。
8. 根据权利要求7所述的方法，其中施加到所述第二位线的所述第二电压等于或高于用于导通所述第二源极选择晶体管的偏压。
9.根据权利要求1所述的方法，其中所述导通电压不小于5.5V。
全文摘要
提供了一种读取NAND闪存设备的方法。NAND闪存设备包括被选择的第一位线和未被选择的第二位线。每个位线都连接至单元串，该单元串包括串联连接的串选择晶体管、多个存储器单元晶体管、和源极选择晶体管。在该方法中，首先，对第一位线进行预充电，同时将电源电压施加到第二位线。导通串选择晶体管，并且将读取电压施加到所选择的存储器单元，同时将导通电压施加到未被选择的存储器单元。根据在第一位线上预充电的电荷是否已经放电来检测所选择的存储器单元晶体管的状态。
文档编号G11C16/26GK101211664SQ200710153728
公开日2008年7月2日 申请日期2007年9月14日 优先权日2006年12月29日
发明者李珉圭 申请人:海力士半导体有限公司