专利名称：不受温度影响且具有固定延迟时间的延迟电路的制作方法
技术领域：
本发明涉及一种延迟电路，尤其是涉及一种不受温度影响且具有固定延 迟时间的延迟电路。
背景技术：
在如DRAM(动态随机存取存储器)的存储器装置中，RC(电阻电容)时间 追踪是非常重要的一件事。RC时间关系到整个延迟电路的延迟时间，且具有 较小的RC时间变化量对延迟电路来说也较好。 一般的工作温度大约在+100 °C~-40。C之间，在此温度下工作，RC时间的变化量将会非常的大。
图1为已知延迟电路的电路图，此延迟电路可作为输出电路来使用。此 延迟电路包含有多组延迟级101(图中举例为五组)，各延迟级IOI包含一反 相接收器(由PMOS晶体管Pll、丽OS晶体管Nil以及电阻器Rl所构成)、一 电容器CI以及一输出反相器(由PMOS晶体管P12以及丽OS晶体管N12所构 成)所组成。在此延迟电路中，电阻器R1与电容器C1用来补偿输入信号IN 对于温度改变的变化量，用以产生一与温度变化无关的输出信号OUT。
众所周知，晶体管的工作特性会随着温度而改变，其在高温时工作速度 较慢，而低温时工作速度较快。因此，延迟电路的延迟时间会随着温度变化 而改变，此并非为一良好的现象。
图2显示图1中信号Q1、 01、 02在不同温度下的时序图，在高温时， 晶体管的电流会降低，将增加图1中延迟电路的总延迟时间。图2中的温度 变化范围界定于+100。C ~-40。C之间，输出信号Q1、 01、 02发散，此即意味 输出信号OUT与温度变化是相关的。
有鉴于上述延迟电路的缺点，本发明提出一种不受温度影响且具有固定 延迟时间的延迟电路，可改善上述各种缺点。
发明内容
于是，本发明的主要目的，即在于提供一种延迟电路，可达到延迟时间不受温度影响的功效。
为达到述目的，本发明的技术实现如下
一种不受温度影响且具有固定延迟时间的延迟电路，包含 一具有一电 阻元件的反相接收器，该反相接收器含有一接收一输入信号的输入端、 一与 该电阻元件耦接的输出端以及一内部端点； 一电容器，与该反相接收器的输 出端耦接； 一第一晶体管，含有与该反相接收器输出端耦接的第一端子、一 控制端子以及一第二端子； 一第二晶体管，含有一第一端子、 一与该输入信 号耦接的控制端子以及一与该第 一晶体管第二端子耦接的第二端子；以及一 输出反相器，含有一与该第一晶体管第二端子耦接的输入端点以及一输出端 点，用以输出一输出信号；其中，该第一晶体管提供温度变化对该反相接收 器的延迟时间的补偿，且该第二晶体管在该第一晶体管的第二端子产生一轨 对轨信号。该延迟电路还包含有一第三晶体管，含有一第一端子、 一与该反 相接收器输出端点耦接的控制端子以及一该输出反相器输出节点耦接的第 二端子。该第三晶体管用于增强对该输出信号下拉的能力。
本发明的另一实施例，即在提供一种延迟电路，包含 一具有一电阻元 件的反相接收器，该反相接收器含有一接收一输入信号的输入端、 一与该电 阻元件耦接的输出端以及一内部端点； 一电容器，与该反相接收器的输出端 耦接； 一第一晶体管，与该反相接收器输出端以及该电容器耦接，该第一晶 体管的导通阈值电压随温度变化而改变； 一第二晶体管，与该输入信号以及 该第一晶体管耦接，用以于该第一晶体管上提供一轨对轨信号；以及一输出 反相器，包含有一与该第 一晶体管与第二晶体管耦接的输入端点以及一用以 输出该延迟电路输出信号的输出端点。该延迟电路还包含有一与该反相接收 器输出端以及该输出反相器输出端点耦接的第三晶体管，用以增强对该输出 信号下拉的能力。
为使本发明的上述和其它目的、特征和优点能更明显易懂，下文特举较 佳实施例，并结合附图详细说明如下。
图1为已知延迟电路的电路图。
图2显图1中信号Q1、 01、 02在不同温度下的时序图。 图3为本发明的电路图。图4显示图3中信号Q3、 Q3'、 01、 02在不同温度下的时序图。 图5为本发明的另一实施电路图。 图6为本发明的又一实施电路图。 图7为本发明的再一实施电路图。
附图符号说明
101:延迟级
Cl:电容器Rl:电阻元件
Nll-N12、 P11-P12:晶体管
300:延迟电路301:延迟级
C3:电容器R3:电阻元件
P31-.P33、 N31-N34:晶体管
500:延迟电路501:延迟级
C5:电容器R5:电阻元件
N5卜-N53、 P51-P54:晶体管
600:延迟电路601:延迟级
C6:电容器R6:电阻元件
N61--N64、 P61-P63:晶体管
700:延迟电路701:延迟级
C7:电容器R7:电阻元件
N71--N73、 P71-P74:晶体管
具体实施例方式
在本发明延迟电路的实施例中，使用一提供负温度效应的晶体管、该晶 体管提供一轨对轨信号的另 一 晶体管以及一增强对延迟电路输出信号下拉 能力的下拉晶体管。
图3为本发明的电路图，该延迟电路300包含有一组或一组以上的延迟 级301。每一延迟级301具有一反相接收器(由PMOS晶体管P31、画OS晶体 管N31以及电阻元件R3所构成)、一电容器C3、 一 PMOS晶体管P33以及丽OS 晶体管N33-N34。本发明的反相接收器由一 PMOS晶体管、 一 丽OS晶体管以 及一电阻元件所构成，与已知由一 PMOS晶体管以及一 丽OS晶体管组成的CMOS反相器不同。
PM0S晶体管P31的源极与电源供应端VDD耦接，其栅极与输入信号IN 耦接且其漏极与电阻元件R3的一端耦接。丽0S晶体管N31的源极接地，其 栅极与输入信号IN耦接且其漏极与电阻元件R3的另一端(即节点Q3)耦接。 电阻元件R3耦接于PM0S晶体管P31的漏极以及丽0S晶体管N31的漏极之 间，且电容器C3耦接于节点Q3以及接地端之间。PM0S晶体管P33的源极与 节点Q3耦接，其栅极接地且其漏极与节点Q3，耦接。丽0S晶体管N33的源 极接地，其栅极与输入信号IN耦接且其漏极与节点Q3，耦接。PM0S晶体管 P32的源极与电源供应端VDD耦接，其栅极与节点Q3，耦接且其漏极与输出 信号01耦接。丽0S晶体管N32的源极接地，其栅极与节点Q3，耦接且其漏 极与输出信号01耦接。画0S晶体管N34的源极接地，其栅极与节点Q3耦接 且其漏极与输出信号01耦接。
在环境温度较低时，晶体管的饱和电流会较高，因此节点Q3的电压电 平会被拉升的较快，但PM0S晶体管P33的阈值电压会变高，故PM0S晶体管 P33稍后才会被导通。相反的，在环境温度较高时，晶体管的饱和电流会较 低，因此节点Q3的电压电平会被拉升的较慢，但PM0S晶体管P33的阈值电 压会变低，故PM0S晶体管P33很快就会被导通。换句话说，当环境温度升 高时，PM0S晶体管P33较低的导通电压会补偿反相接收器与输出反相器的低 饱和电流，并使温度变化不影响其输出。PM0S晶体管P33的负温度效应会降 低于低温时PM0S晶体管P33的延迟时间(图4中节点Q3与Q3，之间)大于高 温时PM0S晶体管P33的延迟时间的程度，即环境温度愈高，PM0S晶体管P33 的延迟时间愈小。
NM0S晶体管N33通过PM0S晶体管P33来补偿降低的阈值电压，并在节 点Q3，产生一轨对轨(rai1-to-rail)波形的低逻辑信号。当输入信号IN为高 逻辑电平时，节点Q3为低逻辑电平(0V),且丽0S晶体管N33为导通，用以 将节点Q3，的电平下拉至低逻辑电平。
丽OS晶体管N34用以增强对输出信号01的下拉能力，当输入信号IN 为高逻辑电平时，输出信号01会被PM0S晶体管P32拉升至为高逻辑电平。 当输入信号IN为低逻辑电平时，输出信号01会被画0S晶体管N32、 N34下 拉至为低逻辑电平。
图4显示图3中信号Q3、 Q3'、 01、 02在不同温度下的时序图，环境温度于+100。C ~-40。C之间时，输出信号Ol、 02会比图2中的输出信号Ol、 02 为收敛。此即意味输出信号Ol、 02、 OUT的结果与温度变化无关。此外，在 环境温度变化时，PMOS晶体管P33汇兌节点Q3，提供温度补偿。举例来说， 在T-5ns时，当温度上升时，节点Q3，的电压电平会很快上升，但节点Q3的 电压电平会上升的较慢。
图5为本发明延迟电路的另一实施电路图，该延迟电路500包含有一组 或一组以上的延迟级501。每一延迟级501具有一反相接收器(由PMOS晶体 管P51、丽OS晶体管N51以及电阻元件R5所构成)、 一电容器C5、 一丽OS 晶体管N53、一输出反相器(由PMOS晶体管P52以及麵OS晶体管N52所构成) 以及PMOS晶体管P53-P54。节点Q5与Q5，为内部节点，PMOS晶体管P51、 薩0S晶体管N51、电容器C5、丽OS晶体管N53、 PMOS晶体管P52、應OS晶 体管N52以及PMOS晶体管P53-P54与图3中类似的元件具有相似的功能， 故在此不再赘述。电阻元件R5耦接于节点Q5以及丽OS晶体管N51的漏极 之间。
图6为本发明延迟电路的又一实施电路图，该延迟电路600包含有一组 或一组以上的延迟级601。每一延迟级601具有一反相接收器(由PMOS晶体 管P61、丽OS晶体管N61以及电阻元件R6所构成)、 一电容器C6、 一 PMOS 晶体管P63、一输出反相器(由PMOS晶体管P62以及丽OS晶体管N62所构成) 以及NMOS晶体管N63-N64。节点Q6与Q6，为内部节点，PMOS晶体管P61、 丽OS晶体管N61、电容器C6、 PMOS晶体管P63、 PMOS晶体管P62、丽OS晶 体管N62以及丽OS晶体管N63-N64与图3中类似的元件具有相似的功能， 故在此不再赘述。电阻元件R6耦接于节点Q6以及反相接收器的输出端之间。
图7为本发明延迟电路的再一实施电路图，该延迟电路70Q包含有一组 或一组以上的延迟级701。每一延迟级701具有一反相接收器(由PMOS晶体 管P71、丽OS晶体管N71以及电阻元件R7所构成)、 一电容器n、 一丽OS 晶体管N73、一输出反相器(由PMOS晶体管P72以及丽OS晶体管N"所构成) 以及PMOS晶体管P73-P74。节点Q7与Q7，为内部节点，PMOS晶体管P71、 画OS晶体管N71、电容器C7、丽OS晶体管N73、 PMOS晶体管P72、丽OS晶 体管N72以及PMOS晶体管P73-P74与图3中类似的元件具有相似的功能， 故在此不再赘述。电阻元件R7耦接于节点Q7以及反相接收器的输出端之间。
在上述实施例中，电容器(C3、 C5、 C6以及C7)耦接于内部节点以及一参考电平(接地端或VDD)之间，如电容器C5(图5中)耦接于节电Q5以及电 源供应端VDD之间。
在上述实施例中，其RC时间与温度变化无关，因此，本发明的延迟电 路具有不受温度影响的固定的延迟时间。
虽然本发明已以较佳实施例披露如上，但其并非用以限定本发明，本领 域技术人员，在不脱离本发明的精神和范围的前提下，当可作些许的更改 与修饰，因此本发明的保护范围应以本发明的权利要求为准。
权利要求
1、一种不受温度影响且具有固定延迟时间的延迟电路，包含有一反相接收器，其内具有一电阻元件，该反相接收器包含一接收一输入信号的输入端以及一输出端，该电阻元件与该反相接收器的输出端以及该反相接收器的一内部节点耦接；一电容器，与该反相接收器的输出端耦接；一第一晶体管，含有与该反相接收器输出端耦接的第一端子、一控制端子以及一第二端子；一第二晶体管，含有一第一端子、一与该输入信号耦接的控制端子以及一与该第一晶体管第二端子耦接的第二端子；以及一输出反相器，含有一与该第一晶体管第二端子耦接的输入端点以及一输出端点，用以输出一输出信号；其中，该第一晶体管提供温度变化对该反相接收器的延迟时间的补偿，且该第二晶体管在该第一晶体管的第二端子产生一轨对轨信号。
2、 根据权利要求1所述的不受温度影响且具有固定延迟时间的延迟电 路，还包含一第三晶体管，含有一第一端子、 一与该反相接收器输出端耦接 的控制端子以及一该输出反相器输出节点耦接的第二端子，且该第三晶体管 用于增强对该输出信号下拉的能力。
3、 根据权利要求1所述的不受温度影响且具有固定延迟时间的延迟电路，其中该反相接收器包含一第四晶体管，含有一与一电源供应端耦接的第一端子、 一与该输入信号耦接的控制端子以及一与该输入信号耦接的第二端子；以及一第五晶体管，含有一与一接地端耦接的第一端子与一与该输入信号耦 接的控制端子。
4、 根据权利要求3所述的不受温度影响且具有固定延迟时间的延迟电 路，其中在该反相接收器内的该电阻元件包含一与该第四晶体管第二端子耦 接的第一端子以及与该第五晶体管第二端子与该反相接收器输出端耦接的 第二端子。
5、 根据权利要求3所述的不受温度影响且具有固定延迟时间的延迟电 路，其中在该反相接收器内的该电阻元件包含一与该第四晶体管第二端子与该反相接收器输出端耦接的第一端子以及与该第五晶体管第二端子。
6、 根据权利要求3所述的不受温度影响且具有固定延迟时间的延迟电路，其中于该反相接收器内的该电阻元件包含一与该第四晶体管第二端子与 该五晶体管第二端子耦接的第一端子以及与该反相接收器输出端耦接的第 二端子。
7、 根据权利要求1所述的不受温度影响且具有固定延迟时间的延迟电路，其中该输出反相器包含一第六晶体管，含有一与一电源供应端耦接的第一端子、 一与该第一晶 体管第二端子与该第二晶体管第二端子耦接的控制端子；以及一第七晶体管，含有一与一接地端耦接的第一端子与一与第一晶体管第 二端子与该第二晶体管第二端子耦接的第二端子，用以输出该输出信号。
8、 一种延迟电路，包含一反相接收器，其内具有一电阻元件，该反相接收器含有一接收一输入 信号的输入端以及一输出端，该电阻元件与该反相接收器的输出端耦接，且 该反相接收器内酰含有 一 内部节点；一电容器，与该反相接收器的输出端耦接；一第一晶体管，与该反相接收器输出端以及该电容器耦接，该第一晶体管的导通阈值电压随温度变化而改变；一第二晶体管，与该输入信号以及该第一晶体管耦接，用以于该第一晶体管上提供一轨对轨信号；以及一输出反相器，包含有 一与该第 一 晶体管与第二晶体管耦接的输入端点 以及一用以输出该延迟电路输出信号的输出端点。
9、 根据权利要求8所述的延迟电路，还包含一第三晶体管，与该反相 接收器输出端以及该输出反相器输出节点耦接，且该第三晶体管用于增强对 该输出信号下拉的能力。
10、 根据权利要求8所述的延迟电路，其中该反相接收器包含 一第四晶体管，含有一与一电源供应端耦接的第一端子、 一与该输入信号耦接的控制端子以及一与该输入信号耦接的第二端子；以及一第五晶体管，含有一与一接地端耦接的第一端子、 一与该输入信号耦 接的控制端子以及一第二端子。
11、 根据权利要求8所述的延迟电路，其中该电阻元件包含一与该第四晶体管第二端子耦接的第一端子以及与该第五晶体管第二端子与该反相接 收器输出端耦接的第二端子。
12、 根据权利要求8所述的延迟电路，其中该电阻元件包含一与该第四晶体管第二端子与该反相接收器输出端耦接的第 一端子以及与该第五晶体 管第二端子。
13、 #4居权利要求8所述的延迟电路，其中该电阻元件包含一与该第四 晶体管第二端子与该五晶体管第二端子耦接的第一端子以及与该反相接收 器输出端耦接的第二端子。
14、 根据权利要求8所述的延迟电路，其中该输出反相器包含 一第六晶体管，含有一与一电源供应端耦接的第一端子、 一与该第一晶体管第二端子与该第二晶体管第二端子耦接的控制端子；以及一第七晶体管，含有一与一接地端耦接的第一端子与一与第一晶体管与 该第二晶体管耦接的控制端子，以及一第二端子，用以输出该输出信号。
全文摘要
本发明揭示一种不受温度影响且具有固定延迟时间的延迟电路，其主要由一具有一电阻元件的反相接收器、一电容器、一第一晶体管、一第二晶体管、一输出反相器以及一第三晶体管所组成。该反相接收器的输入端接收一输入信号，且其输出端与该电阻元件耦接，该电容器与该反相接收器以及该电阻元件的输出端耦接，该第一晶体管在高温时具有较低的导通电压，该第二晶体管在该第一晶体管的一端产生一轨对轨信号，该输出反相器的输入端点与该第一晶体管耦接，且其输出端输出该延迟电路的输出信号，该第三晶体管用于增强对该输出信号下拉的能力。
文档编号G11C11/407GK101567680SQ200810095478
公开日2009年10月28日 申请日期2008年4月24日 优先权日2008年4月24日
发明者周敏忠 申请人:晶豪科技股份有限公司