专利名称：使用逻辑芯片的半导体器件的制作方法
技术领域：
本发明涉及一种半导体器件，诸如系统级封装型的半导体器件。
背景技术：
伴随着信息处理技术的进步要求半导体器件具有多功能和高性
能。作为满足这种需求的技术，已知系统级封装("SiP")型的半导 体器件，其中多个大规模集成电路(LSI)被封装在单个封装中。在系 统级封装型的半导体器件中，要求封装尺寸的微小化和管脚数的减少。 由于这些因素，系统级封装型半导体器件已占主导，其中在不包括用 于直接从存储芯片输出数据的任何外部端子(下面称为外部存储端子) 的情况下安装了逻辑芯片和存储芯片。
在不具有外部存储端子的封装中，在系统被组装在封装中后可能 难以执行存储测试。在不具有外部存储端子的封装中，已知一种通过 外部端子以及逻辑芯片测试电路用于在存储芯片上执行测试的技术， 所述外部端子用于将数据输入到封装中的逻辑芯片/或从逻辑芯片中输 出，如日本专利申请公开(JP-P2004-158098A)中所示。
图1是示出传统系统级封装型半导体器件101的构造的电路图。 半导体器件101包括逻辑芯片102和存储芯片103。半导体器件101还 包括总线控制端子105、数据输入/输出端子106、时钟供应端子107和 地址/控制信号供应端子108。所述端子可连接到测试仪104。半导体器 件101不具有专用于存储芯片103的作为外部端子的端子。因而，当 在存储芯片103上执行测试时，逻辑芯片102被设置为测试模式以便 数据和信号通过测试电路传输到存储芯片103以及实现通过逻辑端子 到存储芯片103的访问。
总线释放控制信号I/O—en通过总线控制端子105提供以控制存储 芯片数据写入中测试电路的总线释放。寄存器设置数据DATA通过数 据输入/输出端子106提供。另外，存储芯片数据读取的结果通过数据 输入/输出端子106输出。时钟信号CLK通过时钟供应端子107提供， 以控制存储芯片103。地址信号Add和控制信号Ctrl通过地址/控制信 号供应端子108提供。地址信号Add指定存储芯片103的地址，而控 制信号Ctrl用于控制存储芯片103。
如图1所示，逻辑芯片测试电路提供有第一触发器111到第四触 发器114，以允许高速操作。触发器111到114形成在高频的信号线上， 以减少信号传播中的变化。
提供给数据输入/输出端子106的数据信号通过触发器传输到存储 芯片103。因此，数据信号以几个时钟脉冲的延迟提供给存储芯片103。 图2是示出设置有2级触发器的系统级封装型半导体器件101的操作 的时序图，其中第一触发器111和第二触发器112串联设置，而第三 触发器113和第四触发器114串联设置。参照图2，在数据写入存储芯 片103的情形下，通过数据输入/输出端子106提供的数据信号以2个 时钟脉冲的延时提供给存储芯片103。相反，在数据从存储芯片103读 取的情形下，数据信号通过数据输入/输出端子106以2个时钟脉冲的 延迟从存储芯片103输出。这就是说，当数据信号写入存储芯片103 和从其读取时，总共造成4个时钟脉冲的延迟。
图3是示出当对存储芯片103连续执行数据读取和数据写入时， 系统级封装型半导体器件101的操作的时序图。通常，除非数据写入 在数据读取后立即执行，不能执行对存储芯片103的连续操作。因而， 在图3所示的操作的情形下，假设在第一写入命令WRT后4个时钟脉 冲提供读取命令RED，以及然后，在读取命令后5个时钟脉冲再次提 供写入命令WRT。在这种情形下，数据输入/输出端子106在第二写入
命令提供的情况下，同时用于数据输入和数据输出。这就是说，不能 同时执行数据读取和数据写入的操作。因而，在使用触发器的传统电 路构造中，不可能执行其中数据读取和数据写入连续执行的操作测试。
换句话说，在传统系统级封装型半导体器件101中，当存储芯片 103通过逻辑芯片测试电路以高速操作进行测试时，测试数据信号与逻 辑芯片102中的时钟信号同步。因此，当数据信号被提供给存储芯片
103或从存储芯片103输出时由于触发器造成时钟延迟。因此，由于时 钟延迟，难以对存储芯片数据读取以及所述数据读取随后的存储芯片 数据写入的连续操作进行测试。
发明内容
因此，本发明的主题是提供一种半导体器件，其中能够执行对存 储芯片数据读取和在所述数据读取后进行数据写入的连续操作。
在本发明的第一方面中，系统级封装型半导体器件包括逻辑芯 片*，以及存储芯片，该存储芯片通过所述逻辑芯片与外部端子连接。 所述逻辑芯片包括数据保持电路，其配置为在测试模式中保持测试数 据，以及响应于测试数据设置命令在数据保持电路中存储通过数据输 入/输出端子提供的测试数据，以及响应于测试数据写入命令将已经存 储在数据保持电路中的测试数据写入存储芯片中。
本发明的第二方面中，逻辑芯片包括数据保持电路，所述数据 保持电路配置为在测试模式中保持测试数据；数据设置电路，所述数 据设置电路配置为向数据保持电路提供测试数据；数据写入电路，所 述数据写入电路配置为向存储芯片提供存储在数据保持电路中的测试 数据。数据设置电路响应于测试数据设置命令，将通过数据输入/输出 端子提供测试数据存储在数据保持电路中，以及数据写入电路响应于 测试数据写入命令，将存储在数据保持电路中的测试数据写入存储芯 片中。
根据本发明，通过将用于存储芯片测试的数据模式保持在数据寄 存器中，在数据写入时没有数据需要从逻辑端子输入。数据实际上通 过使用逻辑输入/输出端子输入数据而被设置在数据寄存器中。在数据 被设置在寄存器中后，逻辑输入/输出端子被用作数据输出。因此，在 根据本发明的半导体集成电路中能够测试在存储芯片中的数据读取和 数据写入的连续操作。
而且，寄存器的构造在测试向量的数量上能够处理多个测试向量。 另外，数据从单个数据管脚串行输入；而从存储器读取的数据与在输 出时的期望值比较，并然后，该比较结果输出到数据管脚。
本发明的上述和其它目的、优点以及特征，通过结合附图对以下 某些实施例的描述，将变得更加明显，其中
图1是示出传统系统级封装型半导体器件的构造的电路图2是示出当对存储芯片连续执行第一数据写入和第一数据读取 时，传统系统级封装型半导体器件的操作的时序图3是示出当对存储芯片连续执行第一数据写入、第一数据读取 和第二数据写入时，传统系统级封装型半导体器件的操作的时序图4是示出根据本发明的第一实施例的系统级封装型半导体器件 的构造的电路图5是示出第一实施例中的系统级封装型半导体器件的寄存器数 据设置操作的数据通路的电路图6A到图6C是示出第一实施例中的系统级封装型半导体器件的 寄存器数据设置操作的时序图7是第一实施例中的系统级封装型半导体器件的测试数据写入 操作和测试数据读取操作的数据通路的电路图8是示出第一实施例中的系统级封装型半导体器件的数据写入 操作和数据读取操作的时序图9是示出根据本发明的第二实施例的系统级封装型半导体器件 的构造的电路图IO是示出第二实施例中的系统级封装型半导体器件的测试操作 的数据输入/输出通路的电路图ll是第二实施例中的系统级封装型半导体器件的测试数据写入 操作和测试数据读取操作的时序图；以及
图12是设置在逻辑芯片中的测试数据保持电路的构造的电路图。
具体实施例方式
下面，将利用系统级封装型半导体器件作为实例，参照附图来详 细描述本发明的半导体器件。
第一实施例
图4示出根据本发明的第一实施例的系统级封装型半导体器件1 的构造的电路图。参照图4，系统级封装型半导体器件1包括逻辑芯片 2和存储芯片3。如从图4可见，第一实施例中的半导体器件1不具有 专用于存储芯片3的外部端子。因此，当在存储芯片3上执行测试时， 逻辑芯片2被设置为测试模式，以及通过用于使逻辑芯片2连接到外 部功能块的端子来执行对存储芯片3的存取。
半导体器件1包括总线控制端子5、数据输入/输出端子6、时钟 供应端子7、地址/控制信号供应端子8、数据/模式选择信号供应端子9 和寄存器设置供应端子10。这些端子配置为可自由地连接到测试仪4。 测试仪4提供有输出总线释放控制信号l/0_en、寄存器设置数据 DATA、时钟信号CLK、地址信号Add、控制信号Ctrl、数据模式选择 信号REG—mux以及寄存器设置控制信号DATA—set的功能。这里，虽 然在图4中寄存器设置供应端子IO是一个，但第一实施例中的半导体 器件1可以具有多个寄存器设置供应端子10。例如，可以提供在数量 上对应于存储芯片数据总线的位宽度的寄存器设置供应端子10。
如图4所示，端子5、 9和10分别连接到缓冲器34、 35和36上。 端子6连接到数据输入/输出电路51 。端子7和8分别连接到缓冲器37 和38。缓冲器34的输出直接连接到电路51和经过反相器34a连接到 电路51。缓冲器35和36的输出连接到以测试模式激活的激活电路21， 以及激活电路21连接到数据输入/输出电路51。数据输入/输出电路51 连接到存储芯片3。缓冲器37的输出连接到缓冲器CTS以及缓冲器 CTS的输出连接到激活电路21、连接到触发器(F/F)和经过缓冲器 39连接到存储芯片3。缓冲器38的输出经过串联连接的触发器38a和 38b以及缓冲器40连接到存储芯片3。
如图4所示，总线释放控制信号l/0_en通过总线控制端子5连接 到逻辑芯片2。寄存器设置数据DATA通过数据输入/输出端子6提供 给逻辑芯片2。时钟信号CLK通过时钟供应端子7提供给逻辑芯片2。 地址信号Add或控制信号Ctrl通过地址/控制信号供应端子8提供给逻 辑芯片2。数据/模式选择信号REG—mux通过数据/模式选择信号供应 端子9提供给逻辑芯片2。寄存器设置控制信号DATA—set提供给寄存 器供应端子10而提供给逻辑芯片2。
激活电路51包括由缓冲器51a、开关32、触发器ll、触发器12、 开关33和可控缓冲器51b构成的串联连接电路作为数据输入通路，用 以将数据信号从端子6传输到存储芯片3，以及由缓冲器51c、触发器 13、触发器14和受控缓冲器51d构成的另一串联连接电路作为数据输 出通路，用以将数据信号从存储芯片3传输到端子6。缓冲器34的输 出被直接提供给缓冲器51b以及通过反相器34a提供给缓冲器51d。换 句话说，数据输入/输出电路51中的每条高频信号线由从2级触发器形 成。开关32和开关33响应于测试信号T1来切换。
激活电路21包括作为寄存器的串联连接的触发器27和28、 AND (与)电路29、开关25和26、反相器31和测试数据保持电路22。测 试数据保持电路22包括由触发器23-1和23-2组成的寄存器组23，和
选择器24。保持在寄存器组23的触发器23-1和23-2中的测试数据模 式用作对存储芯片3的写入数据和用于数据读取的期望值。优选提供 数量上对应存储芯片3的总线宽度，或者数量为用总线宽度乘以m(m 是任意自然数)得到的值的寄存器组成的寄存器组23。这里，随着数 "m"增加，测试数据模式的数量也增加与m相同的数。为便于理解 本发明，假设下面寄存器组23提供有寄存器23-1和寄存器23-2，并且 总线宽度是"8"。
触发器27的输入连接到缓冲器35的输出，以及触发器28的输出 连接到选择器24的选择控制端子。AND电路29的一个输入连接到缓 冲器36的输出以及其另一个输入连接到缓冲器CTS的输出。AND电 路29的输出连接到触发器23-1和23-2的时钟端子。缓冲器51a的输 出通过开关25连接到触发器23-2的数据端子，以及通过开关25和反 相器31连接到触发器23-1的数据端子。选择器24响应于触发器28 的输出来选择触发器23-1的输出和触发器23-2的输出中的一个。选择 器24的输出通过开关26连接到缓冲器51b的输入。因此，当第一开 关25和第二开关26响应于测试信号Tl关闭时，处于测试模式的激活 电路21执行测试操作。
在本实施例中，这种构造不限制总线释放控制信号1/CLen提供的 目标。例如，总线释放控制信号I/O—en可以提供给如图4所示的数据 输入/输出电路51中的四个缓冲器中的每个。总线释放控制信号I/CLen 用于在数据写入存储芯片3中控制总线释放。寄存器设置数据DATA 是将要提供给寄存器组23的测试数据。时钟信号CLK被提供给逻辑 芯片2和存储芯片3。地址信号Add用于指定存储芯片3的地址。控 制信号Ctrl用于控制存储芯片3。而且，在第一实施例中，数据/模式 选择信号REG—mux用于选择将要提供给存储芯片3的测试数据的数据 模式。寄存器设置控制信号DATA—set用于控制逻辑数据输出的总线释 放。
下面，将描述以下在第一实施例中的系统级封装型半导体器件1 的操作。第一实施例中的半导体器件1执行寄存器数据设置操作、测 试数据写入操作和测试数据读取操作。在寄存器数据设置操作中，测 试数据被设置在寄存器组23中。在测试数据写入操作中，测试数据在 寄存器数据设置操作后写入存储芯片3中。在测试数据读取操作中，
写入在存储芯片3中的测试数据在寄存器数据设置操作后读取。
图5是示出在寄存器数据设置操作期间数据输入通路的电路图。 如图5所示，系统级封装型半导体器件1响应于寄存器设置控制信号 DATA—set、寄存器设置数据DATA和时钟信号CLK来执行寄存器数 据设置操作。图6A到图6C是示出用于在寄存器组23中设置总线宽度 8的数据"F0 (十六进制数)"的操作的时序图。如图6A到6C所示， 与总线宽度(或者总线宽度乘以m)相同数量的数据从寄存器设置供 应端子IO提供。
AND电路29响应于通过数据/模式选择信号供应端子9提供的寄 存器设置控制信号DATA_set和通过时钟供应端子7提供的时钟信号 CLK来操作。AND电路29响应于寄存器设置控制信号DATA—set被 激活，以输出与时钟信号CLK同步的合成信号。合成信号被提供给寄 存器组23 (即，第一寄存器23-1和第二寄存器23-2)。从而，寄存器 设置数据DATA被顺序设置给第一寄存器23-1和第二寄存器23-2。
处于测试模式的逻辑芯片2的激活电路21执行寄存器数据设置操 作，然后执行测试数据写入操作。图7是示出在测试数据写入操作和 测试数据读取操作期间数据输入通路的电路图。逻辑芯片2响应于通 过地址/控制信号供应端子8提供的测试数据写入命令来执行测试数据 写入操作。同样，逻辑芯片2响应于通过地址/控制信号供应端子8提 供的测试数据读取命令来执行测试数据读取操作。
图8是示出数据写入操作和数据读取操作的时序图。逻辑芯片2
通过地址/控制信号供应端子8在时间t02时接收测试数据写入命令。
与此同时，逻辑芯片2以2个时钟脉冲的延迟(即，在时间t04时)接 收从测试仪4写入存储芯片3的测试数据写入命令。
在时间t04时，将要写入存储芯片3中的写入数据准备在寄存器 组23中。因此，第二开关26响应于测试信号T1而关闭，以形成数据 写入通路。从逻辑芯片2到存储芯片3的数据写入通路应当优选保持 到数据写入操作完成为止。在多个模式的测试数据保持在寄存器组23 中的情况下，数据模式基于数据模式选择信号REG—mux进行选择。因 此，所选的数据模式的测试数据能够被写入存储芯片3中。
在时间t07，逻辑芯片2接收通过地址/控制信号供应端子8提供 的测试数据读取命令。测试数据读取命令以2个时钟脉冲的延迟(即， 在时间t09时)提供给存储芯片3。如图8所示，从存储芯片3读取的 数据在其从存储芯片3读取后以2个时钟脉冲的延迟提供给数据输入/ 输出端子6。处于测试模式的逻辑芯片2的激活电路21保持用于测试 寄存器组23中的存储芯片3的数据模式的测试数据。因此，在数据写 入操作期间，没有数据需要通过数据输入/输出端子6提供。从而，系 统级封装型半导体器件1能够利用数据输入/输出端子6在寄存器数据 设置操作后作为专用于数据输出的端子。以这种方式，即使逻辑芯片2 通过地址/控制信号供应端子8接收测试数据写入命令，例如，在时间 tll时，能够对存储芯片3连续执行数据读取操作和数据写入操作。
如上所述，在第一实施例中的系统级封装型半导体器件1中，由 于对于写入存储芯片3需要2个时钟脉冲的延迟，以及对于从存储芯 片3读取需要2个时钟脉冲的延迟，因此在从存储芯片3读取数据中 造成总共4个时钟脉冲的延迟。用于存储芯片3的数据模式的测试数 据被设置在寄存器组23中。当对于存储芯片3的数据读取操作和数据 写入操作连续执行时，没有写入数据需要从逻辑端子提供给存储芯片 3。因而，在第一实施例中的系统级封装型半导体器件1中，对于存储
芯片3的数据读取操作和数据写入操作即使在使用多个触发器的电路 构造的情况下，也能够连续执行。
第二实施例
将参照附图描述根据本发明的第二实施例的系统级封装型半导体 器件l。图9是示出第二实施例中的系统级封装1的构造的电路图。第 二实施例中的半导体器件1包括除第一实施例中的半导体器件1的构 造外以串联模式激活的激活电路41。第二实施例中的半导体器件1使
用保持在寄存器组23中的数据作为读取期望值，以及基于从寄存器组 23读取的数据和从存储芯片3读取的数据执行异或(EXOR)计算。
参照图9，第二实施例中的半导体器件l中的数据输入/输出电路 51包括第七开关48和第八开关49。开关48设置在触发器14的输出 和可控缓冲器51d的输入之间，以及开关49设置在可控缓冲器51c的 输出和触发器13的数据输入端子之间。
另外，以串联模式激活的激活电路41包括第五开关42、第六开关 43、第一触发器44、第二触发器45、异或电路46和第三触发器47。 触发器45的数据输入端子通过开关43连接到缓冲器51c的输出和开关 49之间的节点。触发器44和45的输出连接到EXOR电路46， EXOR 电路46的输出连接到触发器47的数据输入端子。触发器47的输出通 过42连接到开关48和缓冲器51d之间的节点。以串联模式激活的激 活电路41通过关闭第五开关42和第六开关43形成数据输出通路。
图IO是示出第二实施例中的数据输出通路的电路图。如图10所 示，第二实施例中的逻辑芯片2响应于通过地址/控制信号供应端子8 的测试数据读取命令，来通过激活电路41输出测试数据。系统级封装 型半导体器件1通过地址/控制信号供应端子8以2个时钟脉冲的延迟 向存储芯片3提供测试数据读取命令。从存储芯片3读取的测试数据 通过串联模式的触发器45提供给EXOR电路46。这时，保持在寄存器组23中的寄存器数据也提供给EXOR电路46。 EXOR电路46基于从 触发器44提供的数据和从第二触发器45提供的数据执行异或 (exclusive-OR)操作。激活电路41通过数据输入/输出端子6输出操 作结果。
图11示出第二实施例中的操作的时序图。图11示出数据写入操 作和数据读取操作。逻辑芯片2在时间t02时通过地址/控制信号供应 端子8接收测试数据写入命令。与此同时，逻辑芯片2以2个时钟脉 冲的延迟(即，在时间t04时)从测试仪4接收写入存储芯片3的测试 数据写入命令。在时间t07时，逻辑芯片2接收通过地址/控制信号供 应端子8提供的测试数据读取命令。测试数据读取命令以2个时钟脉 冲的延迟(即，在时间t09时)提供给存储芯片3。这时，存储在寄存 器组23中的数据模式的测试数据用作读取期望值，该期望值与从存储 芯片3读取的数据比较。第二实施例中的半导体器件1通过数据输入/ 输出端子6输出比较结果。
第二实施例中的半导体器件1通过数据输入/输出端子6在数据从 存储芯片3读取后，以2个时钟脉冲的延迟输出与来自寄存器组23的 数据的比较结果。因此，在接收测试数据读取命令后造成总共4个时 钟脉冲的延迟。这里，当数据模式的测试数据保持在第二实施例中的 半导体器件l中后，在基于数据模式选择信号REG一miix的控制下，可 以在数据模式中选择任意数据模式。
第二实施例中的半导体器件1通过数据输入/输出端子6在寄存器 组23中串行存储数据。然后，半导体器件1使用所存储的数据作为期 望值，并用于与从存储芯片3读取的数据比较。第二实施例中的半导 体器件1通过数据输入/输出端子6输出比较结果。以这种方式，可以 适当输出通过/不通过(PASS/FALL)的数据。而且，在第二实施例中， OR电路(未示出)可以包括在EXOR电路46后。在这种情况下，为 了检测错误位，执行OR操作，以及操作结果通过数据输入/输出端子6输出。
另外，在以上描述中，寄存器组23包括第一寄存器23-1和第二 寄存器23-2。在这种情况下，能够处理两个测试模式。本发明中的寄 存器组23可以提供有更多寄存器。图12是示出提供有第一寄存器23-1 到第m寄存器23-m的测试数据保持电路22的构造的电路图。当测试 模式的数量是m (m是任意自然数)时，通过提供总线宽度乘以m的 寄存器可以处理所述测试模式。在这种情况下，数据模式的数量和所 选信号线的数量p之间的关系以下面等式表达
2p=m。
虽然对本发明结合其几个实施例进行了上述描述，但对于本领域 的技术人员来说，显然这些实施例仅为示出本发明而提供，并且不应 当依赖于此以限制的意义来解释权利要求。
权利要求
1.一种系统级封装型半导体器件，包括逻辑芯片；以及存储芯片，所述存储芯片通过所述逻辑芯片与外部端子连接，其中，所述逻辑芯片包括数据保持电路，所述数据保持电路配置为在测试模式中保持测试数据，以及响应于测试数据设置命令在所述数据保持电路中存储通过数据输入/输出端子提供的所述测试数据，以及响应于测试数据写入命令将已经存储在所述数据保持电路中的测试数据写入所述存储芯片中。
2. 根据权利要求l所述的系统级封装型半导体器件，其中，所述 逻辑芯片响应于测试数据读取命令来读取存储在所述存储芯片中的所 述测试数据作为读取的测试数据，并通过所述数据输入/输出端子输出 所述读取的测试数据。
3. 根据权利要求1或2所述的系统级封装型半导体器件，其中， 所述数据保持电路包括多个寄存器，所述多个寄存器保持对应不同测 试模式的多个测试数据。
4. 根据权利要求3所述的系统级封装型半导体器件，其中，所述 数据保持电路包括选择器，所述选择器响应于从所述逻辑芯片外部提 供的寄存器选择指令来选择所述多个寄存器中的一个。
5. 根据权利要求4所述的系统级封装型半导体器件，其中，所述 逻辑芯片包括数据设置电路，所述数据设置电路配置为向所述数据保持电路提 供所述测试数据；数据写入电路，所述数据写入电路配置为向所述存储芯片提供存 储在所述数据保持电路中的所述测试数据；以及数据读取电路，所述数据读取电路配置为读取已经存储在所述存 储芯片中的所述测试数据；所述数据设置电路包括逻辑OR电路，所述逻辑OR电路配置为响应于所述测试数据设置 命令来输出时钟信号；以及第一开关，所述第一开关配置为连接所述数据输入/输出端子和所 述数据保持电路。
6. 根据权利要求5所述的系统级封装型半导体器件，其中，所述 数据写入电路包括第二开关，所述第二开关配置为连接所述数据保持电路和所述存 储芯片。
7. 根据权利要求6所述的系统级封装型半导体器件，其中，所述 数据读取电路包括数据比较电路，所述数据比较电路配置为比较所述读取的测试数 据和存储在所述数据保持电路中的所述测试数据， 所述数据比较电路包括异或电路，所述异或电路配置为响应于所述测试数据读取命令来 执行所述读取的测试数据和从所述数据保持电路读取的期望数据的EXOR计算，以及所述EXOR计算的执行结果通过所述数据输入/输出端子输出。
8. —种逻辑芯片，包括数据保持电路，所述数据保持电路配置为在测试模式中保持数据； 数据设置电路，所述数据设置电路配置为向所述数据保持电路提供所述测试数据；数据写入电路，所述数据写入电路配置为向存储芯片提供存储在所述数据保持电路中的所述测试数据， 其中，所述数据设置电路响应于测试数据设置命令，将通过数据 输入/输出端子提供的所述测试数据存储在所述数据保持电路中，以及所述数据写入电路响应于测试数据写入命令，将存储在所述数据 保持电路中的所述测试数据写入所述存储芯片中。
9.根据权利要求8所述的逻辑芯片，还包括数据读取电路，所述数据读取电路配置为读取存储在所述存储芯 片中的所述测试数据，其中，所述数据读取电路响应于测试数据读取命令来读取存储在 所述存储芯片中的所述测试数据作为读取的测试数据，并比较所述读 取的测试数据和存储在所述数据保持电路中的所述测试数据。
全文摘要
系统级封装型半导体器件包括逻辑芯片；以及存储芯片，所述存储芯片通过所述逻辑芯片与外部端子连接。所述逻辑芯片包括数据保持电路，所述数据保持电路配置为在测试模式中保持测试数据，以及响应于测试数据设置命令在所述数据保持电路中存储通过数据输入/输出端子提供的测试数据，以及响应于测试数据写入命令将已经存储在所述数据保持电路中的测试数据写入所述存储芯片中。
文档编号G11C29/48GK101369465SQ20081014594
公开日2009年2月18日 申请日期2008年8月14日 优先权日2007年8月14日
发明者小松宪明, 山根一伦, 常定信利, 高杉浩二 申请人:恩益禧电子股份有限公司