专利名称：存储器系统的制作方法
技术领域：
本发明涉及一种存储器系统，例如，涉及一种使用NAND闪速存储器 的存储器系统。
背景技术：
半导体存储器用于大型计算机的主存储器、个人计算机、家用电器、 便携式电话等等中。闪速EEPROM非易失性存储器(下文中为"NAND闪 速存储器")应用于各种存储介质(SD卡、MMC (多媒体卡)、MS (磁 条)卡、CF(紧凑式闪存)卡、USB存储器、SSD(固态盘)等等)。NAND 闪速存储器用作数字相机、数字摄#4^、 MP3音乐设备、移动设备、数据 电视等等中的图像、移动图片、声音、游戏等等的信息存储介质。此外， NAND闪速存储器还用作个人计算机的HDD的替代存储介质。
NAND闪速存储器以由多个存储器基元(memory cdl)构成的页为单 位执行数据写^/读取操作，并以由多个页构成的块为单位执行数据擦除操 作。在数据写入/读取操作的验证中，通过将被认定为缺陷块的块视为坏块， 在正常操作中不对这些块进行存取。在一个存储器芯片中，在一定程度上 允许坏块。可允许的坏块数目可以被任意地i殳定。
在包括多个存储器芯片的NAND闪速存储器系统中，所述多个存储器 芯片并行操作，以实现数据的高速读取/高速写入。当并行操作多个存储器 芯片时，在多个存储器芯片中，其读取/写入有效的块也必须共同有效。因 此，在将要并行操作的多个存储器芯片中，有效块的数目，即，存储器容 量，受到多个存储器芯片当中具有最大坏块数目的存储器芯片的限制。如 果一个芯片在并行操作的多个存储器芯片中具有大数目的坏块，那么存储器容量就由这个芯片所决定。例如，当并行操作的四个芯片的每一个中的 坏块的数目分别为一个、五十个、两个和三个时，并行操作的四个芯片的 有效块的总数目就受到具有五十个坏块的存储器芯片的限制。在这种情况 下，其它三个芯片中未^f吏用的有效块成为浪费。
发明内容
根据本发明实施例的存储器系统包括
多个存储器芯片，其排布有多个擦除块，所述擦除块分别通过用多个 页排布而形成且作为擦除单位，所述页分别通过用多个存储器基元排布而 形成且作为写入单位或读取单位，所述存储器基元具有浮栅，在所述存储 器基元中可以电擦除、写入和读取数据；
多个IO线组，其连接到所述多个存储器芯片，传送确定所述擦除块 的地址信号，并传送将要写入所述存储器基元中的数据和将要从所述存储 器基元读取的数据；以及
控制器，其控制所述多个存储器芯片，其中
连接到所述多个IO线组中的同一 IO线组的存储器芯片形成存储器 组，且所述多个IO线组的每一个中的存储器组被划分为第一至第n (n为 等于或大于二的自然数)子存储器组，并且
在所述多个存储器组中的第k (k为从l至(n-l)的自然数)子存储 器组中具有最小的坏块数目的存储器芯片中的坏块数目大于在所述多个存 储器组中的第(k+l)子存储器组中具有最大的坏块数目的存储器芯片中 的坏块数目，所述坏块是其中不能正确地执行数据的擦除、写入或读取的 擦除块。
根据本发明实施例的存储器系统包括
多个存储器芯片，其排布有多个擦除块，所述擦除块分别通过用多个 页排布而形成且作为擦除单位，所述页分别通过用多个存储器基元排布而 形成且作为写入单位或读取单位，所述存储器基元具有浮栅，在所述存储 器基元中可以电擦除、写入和读取数据；多个IO线组，其连接到所述多个存储器芯片，传送确定所述擦除块
的地址信号，并传送将要写入所述存储器基元中的数据和将要从所述存储
器基元读取的数据；以及
控制器，其控制所述多个存储器芯片，其中
连接到所述多个io线组中的同一 io线组的存储器芯片形成存储器
组，且所述多个IO线组的每一个中的存储器组被划分为第一至第n (n为 等于或大于二的自然数)子存储器组，并且
在所述多个存储器组中的第k(k为从l至(n-l)的自然数)子存储 器组中的坏块总数目大于在所述多个存储器组中的第(k+l)子存储器组 中的坏块总数目，所述坏块是其中不能正确地执行数据的擦除、写入或读 取的擦除块。
图1是示出根据本发明第一实施例的存储器系统的一个实例的配置
图2是示出才艮据第一实施例的NAND闪速存储器控制器(下文中简称 为"控制器")的框图3是NAND EEPROM的基元串的平面图4是NAND EEPROM的两个存储器基元的截面图5是图3中所示的基元串的等效电路图6是示出存储器块的电路图7是存储器芯片的坏块数目的分布图8示出根据本发明第二实施例的封装存储器系统的方法的一个实
例；
图9是示出根据本发明第三实施例的存储器系统的一个实例的配置
图10示出根据本发明第四实施例的封装存储器系统的方法的一个实 例；以及图11示出根据本发明第五实施例的封装存储器系统的方法的一个实例。
具体实施例方式
下面参考附图详细解释本发明的实施例。注意，本发明并不受限于此。
闪速EEPROM非易失性存储器主要划归为NOR型和NAND型。NOR 闪速存储器可以以高速执行读取操作，并具有约1013次的大数目的可读次 数。因此，NOR闪速存储器用作便携式设备的指令代码的存储设备。然而， NOR闪速存储器具有很小的写入有效带宽，并不适合于记录文件。
另一方面，NAND闪速存储器具有约50ns的慢存取时间。然而，NAND 闪速存储器具有比NOR闪速存储器更高的集成度，且可以执行突发读取 (burst reading) 。 NAND闪速存储器具有800jts的数据程序(写入)时 间，并具有约1 ms的很慢的数据擦除时间。然而，NAND闪速存储器可 以一次擦除大量数目的位，并可以以突发模式写入数据，从而一次编程大 量数目的位。因此，NAND闪速存储器是具有大有效带宽的存储器。像这 样具有大有效带宽的NAND闪速存储器适合于如上所述的存储卡、USB 存储器等等的文件存储。
下面的实施例解释使用NAND闪速存储器的存储器系统。 (第一实施例)
图1是示出根据本发明第一实施例的存储器系统的一个实例的配置 图。根据第一实施例的存储器系统包括存储器芯片MC00至MC07、 MC10 至MC17、 MC20至MC27、 MC30至MC37、多个IO (输入/输出)线IO0 至107、 108至1015、 1016至1023以及1024至1031。存储器芯片MCij (i=0至3, j=0至7)是NAND闪速EEPROM的存储器芯片。每个存储 器芯片MCij具有4196个512KB大小的擦除单位块。也就是，每个存储 器芯片MCij具有相等的存储器容量，并具有2GB的存储空间。
每个存储器芯片MCij包括多个存储器基元。每个存储器基元具有浮 栅，并可以电擦除、写入和读取数据。多个存储器基元形成页，页成为写入单位和读取单位。进一步地，多个页形成擦除块，擦除块成为擦除单位
(图6)。每个存储器芯片MCij通过包括多个块而形成。
IO线组IO0至107共同连接到存储器芯片MC00至MC07。 IO线组 108至1015共同连接到存储器芯片MC10至MC17。K)线组1016至1023 共同连接到存储器芯片MC20至MC27。 IO线组1024至1031共同连接 到存储器芯片MC30至MC37。多个IO线IO0至107、 108至1015、 1016 至1023以及1024至1031中的每一组在存储器芯片MCij与存储器系统 的外部之间传送决定擦除块的地址信号、写入存储器基元的数据以及从存 储器基元读取的数据。
连接到IO线组IO0至107的多个存储器芯片MC00至MC07形成存 储器组MG0。连接到IO线组108至1015的多个存储器芯片MC10至 MC17形成存储器组MG1。连接到IO线组1016至1023的多个存储器芯 片MC20至MC27形成存储器组MG2。连接到IO线组1024至1031的 多个存储器芯片MC30至MC37形成存储器组MG3。也就是，连接到同 一 IO线组的多个存储器芯片形成一个存储器组。
进一步地，存储器组MG0至MG3对应于其中不能正确地擦除、写入 或读取数据的坏块的数目而被划分为第一到第四子存储器组BB-SGA至 BB-SGD。第一子存储器组BB-SGA是由包含121至150个坏块的存储器 芯片构成的子存储器组。第二子存储器组BB-SGB是由包含81至121个 坏块的存储器芯片构成的子存储器组。第三子存储器组BB-SGC是由包含 41至80个坏块的存储器芯片构成的子存储器组。第四子存储器组BB-SGD 是由包含0至41个坏块的存储器芯片构成的子存储器组。
在第一实施例中，可允许的坏块数目被设定为每个芯片160个。通常， 当在装运(shipment)的开始就已经存在坏块时，由于可靠性的降〗氐，在 存储器的使用期间会产生更多坏块。因此，当在存储器的使用期间产生的 坏块的最大数目最大为10时，在^il的开始时坏块的可允许数目变为150。 在第一实施例中，坏块的数目为装运的开始时坏块的数目与使用存储器之 后产生的坏块数目之和。在第一实施例中，子存储器组BB-SGA至BB-SGD被配置为包括分别 对应于多个IO线组IO0至107、 108至1015、 1016至1023以及1024 至ICB1的每两个存储器芯片。例如，第一子存储器组BB-SGA包括分别 包括在多个IO线组IOO至107、 108至1015、 1016至1023以及1024 至1031中的两个存储器芯片MC00和MCOl、两个存储器芯片MC10和 MCll、两个存储器芯片MC20和MC21以及两个存储器芯片MC30和 MC31。类似地，第二子存储器组BB-SGB包括分别包括在各个IO线组中 的两个存储器芯片MC02和MC03、两个存储器芯片MC12和MC13、两 个存储器芯片MC22和MC23以及两个存储器芯片MC32和MC33。笫三 子存储器组BB-SGC包括分别包括在各个IO线组中的两个存储器芯片 MC04和MC05、两个存储器芯片MC14和MC15、两个存储器芯片MC24 和MC25以及两个存储器芯片MC34和MC35。第四子存储器组BB-SGD 包括分别包括在各个IO线组中的两个存储器芯片MC06和MC07、两个 存储器芯片MC16和MC17、两个存储器芯片MC26和MC27以及两个存 储器芯片MC36和MC37。图1中所示的每个存储器芯片MCij中的阴影 概念性地示出坏块的数目。
在第一子存储器组BB-SGA中具有最小的坏块数目的存储器芯片中的 坏块数目大于在第二子存储器组BB-SGB中具有最小的坏块数目的存储器 芯片中的坏块数目。也就是，第一子存储器组BB-SGA中的存储器芯片 MC00、 MCOl、 MC10、 MCll、 MC20、 MC21、 MC30和MC31与第二 子存储器组BB-SGB中的存储器芯片MC02、MC03、MC12、MC13、MC22、 MC23、 MC32和MC33相比分别具有更大数目的坏块。类似地，在第二 子存储器组BB-SGB中具有最小的坏块数目的存储器芯片中的坏块数目大 于在第三子存储器组BB-SGC中具有最小的坏块数目的存储器芯片中的坏 块数目。在第三子存储器组BB-SGC中具有最小的坏块数目的存储器芯片 中的坏块数目大于在第四子存储器组BB-SGD中具有最小的坏块数目的存 储器芯片中的坏块数目。这被总结如下。在第k(k是从l到(n-1)的自 然数)子存储器组中具有最小的坏块数目的存储器芯片中的坏块数目大于在第(k+l)子存储器组中具有最大的坏块数目的存储器芯片中的坏块数 目。进一步地，这可以如下表达。第k子存储器组中的坏块总数目大于第 (k+l )子存储器组中的坏块总数目。
如上文所解释的，在第一实施例中，存储器芯片基于坏块数目而4皮预 先分类为子存储器组。同一子存储器组中的存储器芯片并列排布，从而邻
近每个IO线组。相反地，存储器芯片可以基于有效块的数目(好块的数
目)而被预先分类为子存储器组。这是因为，每一存储器芯片具有预定数 目的块，并且因为，每个存储器芯片中的有效块数目与坏块数目是互补的。
通过芯片使能信号/CE0、 /CE1以及地址信号AddOO至Add03选择在 每个IO线组中包括的、并列排布的多个存储器芯片。例如，通过芯片4吏 能信号/CE0和地址信号Add00选择存储器芯片MCiO。类似地，通过芯片 使能信号/CE0和地址信号AddOl至Add03分别选择存储器芯片MCil至 MCi3。通过芯片使能信号/CEl和地址信号AddOO至Add03分别选择存储 器芯片MCi4至MCi7。
在第一实施例中，存储器芯片基于坏块数目而被预先分类为子存储器 组，并且同一子存储器组中的存储器芯片并列排布，从而邻近每个IO线 组。关于坏块数目，同一子存储器组中的存储器芯片彼此更接近，而不是 更接近于其他子存储器组中的存储器芯片。以这种方式，具有互相接近的 坏块数目的存储器芯片并列排布，从而邻近每个IO线组。因此，在编程 (写入)、读取、擦除和写入lHit的操作中，当通过特定的芯片使能信号 和特定的地址信号选择的多个存储器芯片并行操作时，并行操作的多个存 储器芯片中的坏块数目相对均匀。例如，通过芯片使能信号/CEO和地址信 号AddOO选择的存储器芯片MCiO具有在160至121范围内的相对均匀的 坏块数目。并行操作是指对连接到多个IO线组的多个存储器芯片的选择 以及对选定的多个存储器芯片的同时操作。
由于各个存储器芯片的存储器容量相等，并行操作的多个存储器芯片 的坏块数目相对均匀就意味着并行操作的多个存储器芯片的有效块(好块) 的数目相对均匀。因此，在第一实施例中，成为浪费的有效块的数目要小于常规技术中的数目。由于成为浪费的有效块的数目很小，在根据第一实 施例的存储器系统中，可以避免这样的情况，即，即使当整个系统中的坏 块总数目4艮小时整个系统中的有效块的总数目很小。
通过芯片使能信号和地址信号而选定的、并行操作的存储器芯片的有 效块的总数目由具有最大坏块数目的存储器芯片决定。然而，由于子存储
器组BB-SGA至BB-SGD基于坏块数目而进行分组，因此，当子存储器组 BB-SGA中的有效块的数目小时，在子存储器组BB-SGB至BB-SGD中存 在许多有效块。在子存储器组BB-SGA至BB-SGD中的每一个中，并行操 作的存储器芯片的坏块数目分别变为等于或小于160、等于或小于120、等 于或小于80以及等于或小于40。通过按照这种方式基于每个存储器芯片 的坏块数目将存储器组分组为子存储器组BB-SGA至BB-SGD，总存储器 系统的整体容量变得大于常规容量。
也就是，在第一实施例中，由于对具有基本均匀的坏块数目的存储器 芯片进行并行操作，可以同时操作具有小坏块数目的存储器芯片。这使得 存储器系统的有效存储器容量增加。
相反地，当存储器系统的存储器容量被设定为恒定时，增加的存储空 间可以用作存储器系统的高速緩沖区。或者，增加的存储空间可以用作备 用容量，用以将以页单位写入的数据整理(arrange)为擦除块单位。即使 在一个擦除块包含伪(充填(duty))数据的许多页时，增加的存储空间 也不产生剩余容量的不足，且也不需要任何整理。因此，提高了整个系统 的写入性能。以这种方式，存储器系统的有效存储器容量的增加的效果在 存储器系统的存储器容量被设为恒定时具有许多优点。
在第一实施例中，当向并行操作的多个存储器芯片当中的特定存储器 芯片中的坏块分配地址时，选择该存储器芯片中的另一有效块。
根据第一实施例的存储器系统从多个IO线组IOO至107、 108至 I015、I016至1023以及1024至1031的每一个中分别选择一个存储器芯 片，并且并行操作这些存储器芯片。或者，该存储器系统还可以分别选择 连接到IO线组IOO至I07、I08至I015、I016至1023以及1024至1031中的任何一个的两个或三个存储器芯片，并且并行操作这些存储器芯片。
图2是示出根据第一实施例的NAND闪速存储器控制器(下文中筒称 为"控制器")的框图。该控制器分别经由IO线组IO0至107、108至1015、 1016至1023以及1024至1031而与存储器组MG0至MG3交换数据。 该控制器还经由地址总线向存储器组MG0至MG3发送芯片使能信号 /CE0、 /CE1以及地址信号Add00至Add03。该控制器具有存储器接口 11， 并经由该接口 11与每个存储器组交换数据或向每个存储器组发送地址信 号。该控制器具有主机接口 12，并经由该接口 12与主机计算机20交换数 据，或从主机计算机接收地址信号等等。
该控制器具有坏块表13。坏块表13管理存储器芯片MCij中的坏块的 地址。利用这样的设置，当来自主机计算机20的地址分配了在并行^Mt的 多个存储器芯片当中的特定存储器芯片中的坏块时，CPU14可以选择该存 储器芯片中的其它有效块的地址。
图3是NAND EEPROM的基元串的平面图。图4是NAND EEPROM 的两个存储器基元的截面图。图5是图3所示的基元串的等效电路图。基 元串通过使多个存储器基元串联连接而形成，并经由在串联连接的存储器 基元的两端处设置的选择晶体管ST而连接到源极线SL或位线BL。在基 元串中设置仅一个位线接触和仅一个源极线接触。在字线和位线的每一交 叉处名一布一个存储器基元。因此，与NOR EEPROM相比，NAND EEPROM适于高集成度。如图4所示，每个存储器基元具有浮栅FG，浮 栅FG经由衬底上的栅极电介质膜而处于电浮动状态。经由栅极电介质膜 而在浮栅FG上设置控制栅极(字线WL)。通过控制该控制栅极，在浮 栅中累积电荷，或从浮栅释放电荷。因此，存储器基元可以存储数据。
图6是示出存储器块的电路图。执行一次擦除的存储器单位是从位线 BL方向观察时的存储器基元块单位，也是在字线WL方向上观察时的一 个Mat的全部(WL0至WL7)。因此，在第一实施例中，擦除块单位的 存储器容量成为约512KB。该擦除单位被称为块。写入单位/读取单位(页) 是块中连接到一个字线WL的存储器基元当中连接到每隔一个位线(偶数位线或奇数位线)的存储器基元。因此，连接到一个字线WL的存储器基 元包括两个页。
图7是存储器芯片的坏块数目的分布图。对于晶片制造过程中的每一 批次(lot)或对于每一个晶片而言，每个存储器芯片的坏块数目都是不同 的。例如，如图7所示，在批次A至F中，每个存储器芯片的坏块数目对 于每一批次都是不同的。因此，在将这些存储器芯片分组为子存储器组 SS-SGA至BB-SGD时，优选地从多个批次当中选择存储器芯片。即使当 每个存储器芯片的坏块数目由于制造过程中的意外而仅仅在批次F中有很 大的变差时，也可以通过基于批次A至F的全部存储器芯片对存储器芯片 进行分组而减小在每个子存储器组中的坏块数目的变差。当制造过程稳定 时，可以在同一批次或同一晶片中将存储器芯片分组为子存储器组。 (第二实施例)
图8示出才艮据本发明笫二实施例的封装存储器系统的方法的一个实 例。在第二实施例中，对存储器组MG0至MG3中的每一个封装图1所示 的存储器系统。也就是，存储器组MG0至MG3的每一个中所包括的多个 存储器芯片在以堆叠在衬底上的状态通过树脂密封之后形成为一个封装。 例如，存储器组MG00中所包括的存储器芯片MC00至MC07按照子存储 器组BB-SGA至BB-SGD的顺序每两个芯片堆叠在衬底上。类似地，其它 存储器组MG01至MG03也按照子存储器组BB-SGA至BB-SGD的顺序 每两个芯片堆叠在衬底上。如上文所解释的，在第二实施例中，对每个存 储器组形成封装，且在一个封装中针对每个子组堆叠存储器组。因此，可 以容易地建立图1所示的存储器系统。就堆叠顺序得以标准化而言，每个 封装(每个存储器组)得以充分建立。因此，存储器芯片也可以从底部开 始按照子存储器组BB-SGD、 BB-SGC、 BB-SGB、 BB-SGA的顺序堆叠在 衬底上。
(第三实施例)
图9是示出根据本发明第三实施例的存储器系统的一个实例的配置 图。在第一实施例中，子存储器组^皮分为四个。然而，在第三实施例中，子存储器组被分为两个(BB-SGA和BB-SGB )。第三实施例的其它配置 可以与第一实施例的相同。
第一子存储器组BB-SGA是包括包含81至160个坏块的存储器芯片 的子存储器组。第二子存储器组BB-SGB是包括包含0至80个坏块的存 储器芯片的子存储器组。在第一子存储器组BB-SGA中具有最小的坏块数 目的存储器芯片的坏块数目大于在第二子存储器组BB-SGB中具有最小的 坏块数目的存储器芯片的坏块数目。换句话说，第一子存储器组中的坏块 总数目大于第二子存储器组中的坏块总数目。以这种方式，当子存储器组 的数目为二时，不会失去本发明的效果。
子存储器组的数目可以是三个或五个或更多。也就是，存储器芯片可 以基于坏块数目而被分类为三个或五个或更多个子存储器组。 (第四实施例)
图10示出根据本发明第四实施例的封装存储器系统的方法的一个实 例。在第四实施例中，通过两个四芯片堆叠封装(子封装)来配置存储器 组MG0至MG3中的每一个。在每一个存储器组中，进一步堆叠两个四芯 片堆叠封装，从而配置主封装。可以说，两个四芯片堆叠封装配置封装上 封装(package-on-package， POP )。
尽管根据第四实施例的封装方法也可以应用于第一实施例，但根据第 四实施例的封装方法更优选地应用于如第三实施例中的两个子存储器组的 模式。当使用两个子存储器组时，可以为每个子存储器组形成四芯片堆叠 封装。因此，存储器系统的制造变得容易，这是因为，很明显，四芯片堆 叠封装中的存储器芯片属于同一子存储器組。当为每一个子存储器组形成 一个封装时，可以为每个封装计数坏块数目，并可以基于计数结果而容易 地建立存储器系统。 (第五实施例)
图11示出根据本发明第五实施例的封装存储器系统的方法的一个实 例。第五实施例与第四实施例的相似之处在于，为每个子存储器组形成四 芯片堆叠封装。然而，在第五实施例中，每个四芯片堆叠封装形成为独立的封装，而不进一步地堆叠用于每个子存储器组的四芯片堆叠封装。
尽管才艮据第五实施例的封装方法也可以如第四实施例一样地应用于笫
一实施例，但根据第五实施例的封装方法更优选地应用于如第三实施例中
的两个子存储器组的模式。根据第五实施例，由于为每个子存储器组形成
一个封装，因此可以为每个子存储器组安装封装。
上述的实施例可以应用于二进制存储器基元和多值存储器基元。例如，
在将2位信息存储到一个存储器基元中的四值存储器基元的情况下，上位 和下位被存储到一个字线中。当基元串中四值存储器基元的串接数目为例 如32个基元时，写入(程序)单位为4K位。在读取时，同时读出偶数地 址位线或奇数地址位线。在读取偶数地址位线时，例如，奇数地址位线,皮 设定为电源电势Vss，以减小相邻偶数地址位线之间的干扰噪声。该四值 系统适合于高密度。
尽管上述实施例中的存储器系统包括38个存储器芯片，^储器芯片 的数目可以等于或小于37或者等于或大于39。存储器组的数目和子存储 器组的数目可以可选地进行改变。因此，并行操作的存储器芯片的数目可 以小于三个或大于五个。此外， 一个存储器芯片的存储器容量不限于2G 位。
权利要求
1.一种存储器系统，包括多个存储器芯片，其排布有多个擦除块，所述擦除块分别通过用多个页排布而形成且作为擦除单位，所述页分别通过用多个存储器基元排布而形成且作为写入单位或读取单位，所述存储器基元具有浮栅，在所述存储器基元中可以电擦除、写入和读取数据；多个IO线组，其连接到所述多个存储器芯片，传送确定所述擦除块的地址信号，并传送将要写入所述存储器基元中的数据和将要从所述存储器基元读取的数据；以及控制器，其控制所述多个存储器芯片，其中连接到所述多个IO线组中的同一IO线组的存储器芯片形成存储器组，且所述多个IO线组的每一个中的存储器组被划分为第一至第n(n为等于或大于二的自然数)子存储器组，并且在所述多个存储器组中的第k(k为从1至(n-1)的自然数)子存储器组中具有最小的坏块数目的存储器芯片中的坏块数目大于在所述多个存储器组中的第(k+1)子存储器组中具有最大的坏块数目的存储器芯片中的坏块数目，所述坏块是其中不能正确地执行数据的擦除、写入或读取的擦除块。
2. 根据权利要求l的存储器系统，其中所述存储器系统选择属于第k 子存储器组且也属于所述多个存储器组中的每一个的存储器芯片，并同时 操作所选择的存储器芯片。
3. 根据权利要求l的存储器系统，其中所述多个存储器组的每一个中 所包括的存储器芯片以堆叠状态形成在一个封装中。
4. 根据权利要求l的存储器系统，其中所述多个存储器组的每一个中 的第一至第n子存储器组的每一个中所包括的存储器芯片以堆叠状态形成 在一个子封装中，并且为每一个子存储器组形成的子封装堆叠多个数目，以形成一个主封装。
5. 根据权利要求l的存储器系统，其中所述多个存储器组的每一个中 的第一至第n子存储器组的每一个中所包括的存储器芯片以堆叠状态形成 在一个子封装中，并且为每一个子存储器组形成的子封装形成为独立的封装。
6. —种存储器系统，包括多个存储器芯片，其排布有多个擦除块，所述擦除块分别通过用多个 页排布而形成且作为擦除单位，所述页分别通过用多个存储器基元排布而 形成且作为写入单位或读取单位，所述存储器基元具有浮栅，在所述存储 器基元中可以电擦除、写入和读取数据；多个IO线组，其连接到所述多个存储器芯片，传送确定所述擦除块 的地址信号，并传送将要写入所述存储器基元中的数据和将要从所述存储 器基元读取的数据；以及控制器，其控制所述多个存储器芯片，其中连接到所述多个IO线组中的同一 IO线组的存储器芯片形成存储器 组，且所述多个IO线组的每一个中的存储器组被划分为第一至第n ( n为 等于或大于二的自然数)子存储器组，并且在所述多个存储器组中的第k (k为从l至(n-l)的自然数)子存储 器组中的坏块总数目大于在所述多个存储器组中的第(k+l)子存储器组 中的坏块总数目，所述坏块是其中不能正确地执行数据的擦除、写入或读 取的擦除块。
7. 根据权利要求6的存储器系统，其中所述存储器系统选择属于第k 子存储器组且也属于所述多个存储器组中的每一个的存储器芯片，并同时 操作所选择的存储器芯片。
8. 根据权利要求6的存储器系统，其中所述多个存储器组的每一个中 所包括的存储器芯片以堆叠状态形成在一个封装中。
9. 根据权利要求6的存储器系统，其中所述多个存储器组的每一个中 的第一至第n子存储器组的每一个中所包括的存储器芯片以堆叠状态形成 在一个子封装中，并且为每一个子存储器组形成的子封装堆叠多个数目，以形成一个主封装。
10.根据权利要求6的存储器系统，其中所述多个存储器组的每一个 中的第一至第n子存储器组的每一个中所包括的存储器芯片以堆叠状态形 成在一个子封装中，并且为每一个子存储器组形成的子封装形成为独立的封装。
全文摘要
本公开涉及一种存储器系统，包括芯片(MC00-MC37)，其排布有多个擦除块，所述多个擦除块分别通过用页排布而形成并作为擦除单位，所述页分别通过用基元排布而形成；连接到所述芯片的IO线组，其中连接到同一IO线组的芯片形成存储器组(MG0-MG3)，且所述存储器组被划分为第一至第n子存储器组(BB-SGA至BB-SGD)，在所述存储器组当中的第k子存储器组中具有最小的坏块数目的芯片中的坏块数目大于在所述存储器组当中的第(k+1)子存储器组中具有最大的坏块数目的芯片中的坏块数目，所述坏块是其中不能正确地执行数据的擦除、写入或读取的擦除块。
文档编号G11C29/00GK101622676SQ20088000666
公开日2010年1月6日 申请日期2008年10月3日 优先权日2007年10月26日
发明者高岛大三郎 申请人:株式会社东芝