专利名称：一种采用增益单元eDRAM的查找表的制作方法
技术领域：
本发明属于可编程逻辑器件技术领域，具体涉及一种查找表，尤其涉及一种采用 增益单元eDRAM (Gain Cell eDRAM)的查找表。
背景技术：
查找表(Look-Up-Table)简称为LUT，LUT本质上就是一个RAM。目前可编程逻辑 器件的FPGA (Field Programable Gate Array，现场可编程门阵列)中多使用4输入的LUT， 所以每一个LUT可以看成一个有4位地址线的16x1的RAM。当用户通过原理图或HDL语言 描述了一个逻辑电路以后，PLD/FPGA开发软件会自动计算逻辑电路的所有可能的结果，并 把结果事先写入RAM，这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表， 找出地址对应的内容，然后输出即可。传统的可编程逻辑器件中的LUT采用SRAM作为配置存储器，这种LUT结构的缺点 是SRAM的单元面积太大。为缩小LUT的存储器的面积，后来提出了用DRAM嵌入式应用于 LUT中。图1所示为现有技术的查找表结构示意图，该图所示的查找表是由Xilinx公司在 美国专利号为US5847577的专利中提出的。如图1所示，查找表包括DRAM单元110、反相器 120以及多路选择器130，该查找表为一个4输入的LUT，但是图1中只是示意性地给出了一 路输入的存储器配置。采用DRAM单元110和反相器120 —起代替传统的六管SDRAM单元 作为配置存储器，面积相对变小。但是，由于DRAM单元110是1T1C的结构，需要做电容器 件，电容器件与CMOS标准工艺兼容性差。
发明内容
本发明要解决的技术问题是，降低可编程逻辑器件的查找表的存储器单元面积并 避免其与CMOS标准工艺兼容性的问题。为解决上述技术问题，本发明提供的查找表，包括多路选择器和若干个反相器， 每个反相器的输出端对应连接于多路选择器的一个数据输入端；其中，还包括增益单元 eDRAM，增益单元eDRAM中的每个存储单元的存储节点对应连接于一个反相器的输入端。根据本发明提供的查找表，其中，所述多路选择器包括数据输入端和N个地 址输入端，所述反相器为2N个，所述增益单元eDRAM包括2N个存储单元，N为大于或等于2 的整数。所述反相器为CMOS反相器。根据本发明提供的查找表，其中，所述增益单元eDRAM的存储单元包括读M0S晶体 管、写M0S晶体管、写字线、读字线、写位线、读位线以及等效寄生电容，等效寄生电容的存 储电荷端为存储节点，写M0S晶体管的栅极连接于写字线，写M0S晶体管的漏端/源端连接 于写位线，写M0S晶体管的源端/漏端连接于所述存储节点，读M0S晶体管的栅极连接于所 述存储节点，读M0S晶体管的漏端/源端连接于读位线，读M0S晶体管的源端/漏端连接于 读字线。所述等效寄生电容写为M0S晶体管的有源区寄生电容、读M0S晶体管的栅电容、反 相器中的M0S晶体管的栅电容之一，或者为写M0S晶体管的有源区寄生电容、读M0S晶体管
3的栅电容、反相器中的M0S晶体管的栅电容的组合。所述读M0S晶体管和写M0S晶体管可 以为PM0S晶体管；所述读M0S晶体管和写M0S晶体管也可以为NM0S晶体管。本发明的技术效果是，通过增益单元eDRAM和反相器结合运用于查找表中，通过 反相器的隔离，查找表中被选中的存储单元的存储节点的电荷不会通过多路选择器释放， 因此具有破坏性读出小的特点。同时，增益单元eDRAM单元和反相器于现有技术的六管 SRAM单元，具有结构简单、面积小的特点，与现有技术的DRAM单元相比，不需要做标准电容 器件，易与CMOS标准工艺兼容。因此，该发明提供查找表具有易与CMOS标准工艺兼容、结 构相对简单、单元面积小的特点。
图1是现有技术的查找表结构示意图；图2是本发明提供的查找表的结构示意图；图3是图2中增益单元eDRAM的存储单元的结构示意图。
具体实施例方式为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步 的详细描述。图2所示为本发明提供的查找表的结构示意图。如图2所示，该查找表用于可编 程逻辑器件，查找表包括多路选择器230、反相器221-223、增益单元eDRAM 210，多路选择 器230包括2n个数据输入端(图2中的0到2n-1所示)、N个地址输入端(图2中的、到 Ih所示)和输出端234，输出端234输出信号至可编程逻辑器件。其中N为大于或等于2 的整数。继续如图2所示，每个反相器对于连接于多路选择器230的一个数据输入端，图2 中示意性地给出了三个数据输入端231、232、233的电路配置，因此示意性地给出了反相器 221、222、223，反相器可以为CMOS反相器。反相器221的输出端对应连接于数据输入端231， 反相器222的输出端对应连接于数据输入端232，反相器223的输出端对应连接于数据输 入端233。同时，每个反相器的输入端连接增益单元eDRAM 210中的一个存储单元，增益单 元eDRAM的存储单元211连接于反相器221的输入端，增益单元eDRAM的存储单元212连 接于反相器222的输入端，增益单元eDRAM的存储单元213连接于反相器223的输入端。图2所示查找表基本工作原理如下控制多路选择器230的地址输入端，输入一个 地址，从而对应选择一个数据数据输入端，该数据输入端所对应连接的增益单元eDRAM的 存储单元存储的数据通过反相器反相后输入至多路选择器230，此时，多路选择器230输出 端234输出该输入地址所选中数据输入端输入的数据。例如，通过输入地址选中，数据输入 端232，如果增益单元eDRAM的存储单元232存储的数据为“ 1 ”，经反相器222后，数据“0” 输入至多路选择器230，多路选择器的输出端234输出数据“0”。图3所示为图2中增益单元eDRAM的存储单元的结构示意图。图2中的增益单元 eDRAM210包括多个存储单元、以及外围电路模块，可以通过外围电路模块对每个存储单元 进行读、写、刷新操作。如图3所示，该增益单元eDRAM的存储单元包括写M0S晶体管101、读 M0S 晶体管 102、写字线(Write Word Line，ffffL) 105、读字线(Read Word Line，RWL) 106、写位线(Write Bit Line，WBL) 107、读位线(Read Bit Line，RBL) 108 以及等效寄生电容 104。 其中，写MOS晶体管101的源区连接于读M0S晶体管102的栅极，丽点103为存储节点，等 效寄生电容104 —端与103连接，另一端接地，因此，丽点的电位的高低能控制读M0S晶体 管102的导通与关断；例如，等效寄生电容104存储电荷时，代表存储“1”，丽点103为高 电位，可以控制读M0S晶体管102关断。读M0S晶体管102的一端接RBL，另一端接RWL ；写 M0S晶体管101的一端接WBL，另一端接读M0S晶体管102的栅极。在该实施例中，读M0S 晶体管102和写M0S晶体管101为PM0S晶体管，即其栅极低电平时导通、高电平时关断，但 其具体类型不受本发明限制，读M0S晶体管102和写M0S晶体管101也可以为NM0S晶体 管，即其栅极高电平时导通、低电平时关断。图2中的反相器的输入端连接于存储单元的存 储节点103，因此，在该实施例中，等效寄生电容104为写M0S晶体管的有源区寄生电容、读 M0S晶体管的栅电容、反相器中的M0S晶体管的栅电容之一，或者为写M0S晶体管的有源区 寄生电容、读M0S晶体管的栅电容、反相器中的M0S晶体管的栅电容的组合。以下结合图3 中的操作列表具体说明其操作过程(1)写操作(Write)写“0”时，RWL、RBL置0电位读M0S晶体管102不工作；WWL 置-400mV，写M0S晶体管101导通，WBL置0V，从而等效寄生电容104放电，存储节点103电 位为0。写“ 1 ”时，RWL、RBL置0电位读M0S晶体管102不工作；WWL置_400mV，写M0S晶 体管101导通，WBL置IV，从而等效寄生电容104充电，存储节点103电位为高电位。(2)数据保持时(Hold) :RWL、RBL置0电位读MOS晶体管102不工作，WWL置IV， 写M0S晶体管101关断，存储节点103的电位不受外界影响。(3)读操作(Read)读 “0” 时，WWL 置 IV，WBL 置 0V，写 M0S 晶体管 101 关断；RWL 偏置小于IV，RBL预充电至0V，此时读M0S晶体管102导通，RWL通过读M0S晶体管对RBL 充电，由于读出电路具有钳位作用，RBL的电位能达到200mV，从而可以读出数据“0”。读“1” 时，WWL置IV，WBL置0V，写M0S晶体管101关断；RWL偏置小于IV，RBL预充电至0V，此时 读M0S晶体管102关断，RWL不会通过读M0S晶体管对RBL充电，RBL维持0V电位，从而可 以读出数据“1”。由上述可知，通过增益单元eDRAM和反相器的结合使用，由于反相器的隔离，查找 表中被选中的存储单元的存储节点的电荷不会通过多路选择器释放，因此具有破坏性读出 小的特点。同时，增益单元eDRAM单元和反相器于现有技术的六管SRAM单元，具有结构简 单、面积小的特点，与现有技术的DRAM单元相比，不需要做标准电容器件，易于CMOS标准工 艺兼容。因此图2所示查找表具有易于CMOS标准工艺兼容、结构相对简单、单元面积小的 特点。在不偏离本发明的精神和范围的情况下还可以构成许多有很大差别的实施例。应 当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实施例。
权利要求
一种查找表，包括多路选择器和若干个反相器，每个反相器的输出端对应连接于多路选择器的一个数据输入端，其特征在于，还包括增益单元eDRAM，增益单元eDRAM中的每个存储单元的存储节点对应连接于一个反相器的输入端。
2.根据权利要求1所述的查找表，其特征在于，所述多路选择器包括2N个数据输入端 和N个地址输入端，所述反相器为2N个，所述增益单元eDRAM包括2N个存储单元，N为大于 或等于2的整数。
3.根据权利要求1所述的查找表，其特征在于，所述反相器为CMOS反相器。
4.根据权利要求1所述的查找表，其特征在于，所述增益单元eDRAM的存储单元包括读 M0S晶体管、写M0S晶体管、写字线、读字线、写位线、读位线以及等效寄生电容，等效寄生电 容的存储电荷端为存储节点，写M0S晶体管的栅极连接于写字线，写M0S晶体管的漏端/源 端连接于写位线，写M0S晶体管的源端/漏端连接于所述存储节点，读M0S晶体管的栅极连 接于所述存储节点，读M0S晶体管的漏端/源端连接于读位线，读M0S晶体管的源端/漏端 连接于读字线。
5.根据权利要求4所述的查找表，其特征在于，所述等效寄生电容为写M0S晶体管的 有源区寄生电容、读M0S晶体管的栅电容、反相器中的M0S晶体管的栅电容之一，或者为写 M0S晶体管的有源区寄生电容、读M0S晶体管的栅电容、反相器中的M0S晶体管的栅电容的组合。
6.根据权利要求4所述的查找表，其特征在于，所述读M0S晶体管和写M0S晶体管为 PM0S晶体管。
7.根据权利要求4所述的查找表，其特征在于，所述读M0S晶体管和写M0S晶体管为 NM0S晶体管。
全文摘要
本发明提供一种采用增益单元eDRAM的查找表，属于可编程逻辑器件领域。该查找表包括多路选择器、若干个反相器和增益单元eDRAM，每个反相器的输出端对应连接于多路选择器的一个数据输入端，每个增益单元eDRAM中的存储单元的存储节点对应连接于一个反相器的输入端。该查找表具有易与CMOS标准工艺兼容、结构相对简单、单元面积小的特点。
文档编号G11C11/409GK101924550SQ20091005291
公开日2010年12月22日 申请日期2009年6月11日 优先权日2009年6月11日
发明者林殷茵, 薛晓勇, 陈凤娇 申请人:复旦大学