专利名称：一种用于可编程逻辑器件的增益单元eDRAM的制作方法
技术领域：
本发明属于嵌入式动态随机存储器(eDRAM)技术领域，具体涉及一种用于可编程 逻辑器件的增益单元(Gain Cell) eDRAM。
背景技术：
PLD是可编程逻辑器件(Programable Logic Device)的简称，FPGA是现场可编程 门阵列(Field Programable Gate Array)的简称，两者的功能基本相同，只是实现原理略 有不同，所以现有技术中，有时可以忽略这两者的区别，将PLD和FPGA统称为可编程逻辑器 件。可编程逻辑器件能完成任何数字器件的功能，上至高性能CPU，下至简单的74电路，都 可以用PLD来实现。可编程逻辑器件如同一张白纸或是一堆积木，工程师可以通过传统的 原理图输入法，或是硬件描述语言自由的设计一个数字系统。通过软件仿真，可以事先验证 设计的正确性。在PCB完成以后，还可以利用可编程逻辑器件的在线修改能力，随时修改设 计而不必改动硬件电路。使用可编程逻辑器件来开发数字电路，可以大大缩短设计时间，减 少PCB面积，提高系统的可靠性。可编程逻辑器件的这些优点使得PLD技术在90年代以后 得到飞速的发展，同时也大大推动了 EDA软件和硬件描述语言(HDL)的进步。PLD或FPGA可编程逻辑器件均包括多个M0S开关管和用于控制M0S开关管的存 储器，现有技术中，首先，提出采用SRAM作为配置存储器，SRAM用于控制可编程逻辑器件的 M0S开关管，其具有功耗低、速度快的特点。进一步，随着可编程逻辑器件的发展，要求其面 积越来越小，因此提出了采用DRAM来代替SRAM、作为控制M0S开关管的存储器。Xi 1 inx公司提出的美国专利号为US6137714的美国专利中指出，用于控制M0S开 关管的存储器DRAM采用寄生电容代替传统的电容器件，避免了电容器件的制造工艺相对 可编程逻辑器件的制造工艺复杂的缺点，并进一步减少了存储器部分所占的面积。图1所 示为现有技术的用于可编程逻辑器件的DRAM单元结构示意图。如图1所示，DRAM单元10 包括M0S选通管110、寄生电容111，112为存储节点；M0S选通管110通过存储单元外部的 字线140控制其导通或者关断，M0S选通管110的源端连接存储单元外部的位线130，字线 140、位线130与外围存储控制电路模块150连接，通过字线140、位线130以及外围存储控 制电路模块150控制DRAM单元10读写操作以及刷新操作；存储节点112反映寄生电容111 的电荷存储情况，存储节点112与可编程逻辑器件的开关管120的栅极直接连接，因此可以 通过DRAM单元10控制开关管120的导通与关断，例如，DRAM单元10存储“ 1，，，开关管120 导通，DRAM单元10存储“0”，开关管120关断；寄生电容111包括开关管120的栅电容、以 及M0S选通管110与存储节点112连接的一端的有源区的电容。对于该DRAM单元10，在读 或者写或保持的过程中，寄生电容111可以通过M0S选通管110的亚阈值漏电以及开关管 120的栅漏电放电荷，尤其是在读操作过程中，可以通过导通的M0S选通管110释放电荷，因 此其读操作过程是破坏性的，需要通过外围存储控制电路模块150不断对DRAM单元进行刷 新操作。图2所示为现有技术的又一用于可编程逻辑器件的DRAM单元结构示意图。如图2中所示，DRAM单元20包括M0S选通管210、寄生电容211、以及反相器213 ；212为存储节 点，反映寄生电容211的存储电荷，存储节点212直接与反相器213的输入端连接，反相器 213的输出端直接连接开关管120的栅极。同样，M0S选通管210通过存储单元外部的字线 140控制其导通或者关断，M0S选通管110的源端连接存储单元外部的位线130，字线140、 位线130与外围存储控制电路模块150连接，通过字线140、位线130以及外围存储控制电 路模块150控制DRAM单元20读写操作以及刷新操作；在读或者写或保持的过程中，寄生电 容211可以通过M0S选通管210的亚阈值漏电以及开关管120的栅漏电放电荷，尤其是在 读操作过程中，可以通过导通的M0S选通管210释放电荷，因此其读操作过程是破坏性的， 需要通过外围存储控制电路模块150不断对DRAM单元进行刷新操作。不同于图1所示的 DRAM单元之处在于增加了用于隔离的反相器，这样存储节点212的电势的波动在一定程度 上不会影响到开关管120的栅极的电势的变化，确保开关管120的状态稳定。但是，以上图1和图2所示实施例的DRAM存储单元应用于可编程逻辑器件时，其 主要缺点在于读操作是破坏性的，刷新操作时是先读后写，在其读操作过程中寄生电容通 过M0S选通管对寄生电容充放电(刷新操作过程中的读操作也是破坏性的)，此时由于寄 生电容的电势变化会造成开关管的状态变化(导通变关断，或者关断变导通，或者导通关 断程度变弱)，这种开关管状态的变化会导致可编程逻辑器件的逻辑状态错误。现有技术 中，如果需要克服该缺点，一般可以采用另一与该DRAM单元对应的影子存储器存储该DRAM 单元的内容，刷新时把DRAM单元的内容写入影子存储器，影子存储器使开关管状态保持稳 定，这种解决方案需要额外的影子存储器，会增加芯片面积，并且操作过程复杂。为解决以上图1和图2中的DRAM应用于可编程逻辑器件时、其刷新操作带来开关 管的逻辑状态变化的技术问题，中国专利申请号为CN 2009100524843的专利中提出了用 增益单元(Gain Cell) eDRAM应用于可编程逻辑器件的思想。请参阅图3，图3所示为现有 技术的用于可编程逻辑器件的增益单元eDRAM的结构示意图。该增益单元eDRAM 300用于 可编程逻辑器件的配置存储器，用于控制其开关管的导通与关断。增益单元eDRAM 300包 括写M0S晶体管301、读M0S晶体管302、写字线(Write Word Line，WWL) 305、读字线(Read Word Line, RWL)306、写位线(Write Bit Line, WBL)307、读位线(Read BitLine, RBL) 308 以及虚线所示的等效寄生电容304。任何电容一端为存储电荷端，另一端为相对接地端，等 效寄生电容304也不例外，其一端接地，另一端存储电荷，其存储电荷端反映了存储了逻辑 信息“0”或者“1”，因此将与存储电荷端直接连接的节点303定义为存储节点。写M0S晶体 管301的栅极连接于写字线305，写M0S晶体管301的漏端(或者是源端)连接于写位线 307，写M0S晶体管301的源端(或者是漏端)连接于等效寄生电容的存储电荷端，也即存 储节点303。如果写M0S晶体管301导通，即可对等效寄生电容304充电或者放电。读M0S 晶体管302的栅极连接于等效寄生电容304的存储电荷端，也即存储节点303，读M0S晶体 管的漏端(或者源端)连接于读位线308，读M0S晶体管的源端(或者漏端)连接于读字线 306;通过存储节点的存储电荷，可以反映出其存储节点的电平，从而可以控制读M0S管302 的导通或者关断。该中国专利中利用增益单元eDRAM300无破坏性读出或者破坏性读出较 小的特点，在进行刷新操作过程中，进行读操作时，存储节点303的电位不发生变化或者电 位变化比较小，从而不会影响开关管309的状态的变化。因此该增益单元eDRAM的刷新操 作过程(读过程)不会导致可编程逻辑器件的逻辑状态变化。
但是，请继续参阅图3，在读操作过程，RBL和RWL是会施加一定的读电压，读出过 程中读字线和读位线的电压的变化会通过读M0S晶体管302的有源区和栅之间的寄生电容 耦合作用影响等效寄生电容304的电位的稳定，从而使存储节点的电位波动，如果这种寄 生电容耦合作用使电位波动过大，进一步还是有可能导致开关管309的状态变化。因此，图 3所示实施例中，该增益单元eDRAM还是有可能会在刷新操作过程中导致可编程逻辑器件 的逻辑状态变化。
发明内容
本发明要解决的技术问题是，避免增益单元eDRAM的刷新操作过程中、读M0S晶体 管的有源区和栅之间的寄生电容耦合作用导致存储节点的电位波动、而进一步导致可编程 逻辑器件的逻辑状态变化的现象。为解决以上技术问题，本发明提供的用于可编程逻辑器件的增益单元eDRAM，包括 读M0S晶体管、写M0S晶体管、写字线、读字线、写位线、读位线以及等效寄生电容；写M0S 晶体管的栅极连接于写字线，写M0S晶体管的漏端/源端连接于写位线，写M0S晶体管的源 端/漏端连接于所述等效寄生电容的存储电荷端，读M0S晶体管的栅极连接于所述等效寄 生电容的存储电荷端，读M0S晶体管的漏端/源端连接于读位线，读M0S晶体管的源端/漏 端连接于读字线；还包括置于所述等效寄生电容与开关管的栅极之间的隔离M0S管，所述 等效寄生电容的存储电荷端通过隔离M0S管传输电平控制所述可编程逻辑器件的开关管 状态。根据本发明提供的增益单元eDRAM，其中，所述等效寄生电容为写M0S晶体管的有 源区寄生电容、读M0S晶体管的栅电容、隔离M0S管的有源区电容之一，或者为写M0S晶体 管的有源区寄生电容、读M0S晶体管的栅电容、隔离M0S管的有源区电容的组合。所述隔离 M0S管为NM0S晶体管或者PM0S晶体管。所述可编程逻辑器件为现场可编程门阵列。所述 隔离M0S管的栅电极受选通线控制；所述写字线、写位线、读字线、读位线和选通线受外围 存储控制电路模块的控制。在其中一实施例中，所述写M0S晶体管和读M0S晶体管均为PM0S晶体管。在又一实施例中，所述写M0S晶体管和读M0S晶体管均为NM0S晶体管。本发明的技术效果是，与现有技术增益单元eDRAM相比，通过在存储节点和开关 管的栅极之间增加一个隔离M0S管；在刷新操作过程中，由于读出过程中读字线和读位线 的电压的变化会通过读M0S晶体管的有源区和栅之间的寄生电容耦合作用影响存储节点 的电位，使存储节点的电位产生波动；通过隔离M0S管后，存储节点的电位产生波动并不会 直接传输至开关管的栅极；因此，该增益单元eDRAM所控制的可编程逻辑器件的开关管的 状态稳定，不受增益单元eDRAM的刷新操作影响。
图1是现有技术的用于可编程逻辑器件的DRAM单元结构示意图；图2是现有技术的又一用于可编程逻辑器件的DRAM单元结构示意图；图3是现有技术的用于可编程逻辑器件的增益单元eDRAM的结构示意图；图4是本发明提供的用于可编程逻辑器件的增益单元eDRAM的结构示意5
图5所示为刷新操作过程的增益单元eDRAM的电位变化示意图。
具体实施例方式为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步 的详细描述。图4所示为本发明提供的用于可编程逻辑器件的增益单元eDRAM的结构示意图。 该实施例增益单元eDRAM 400用于可编程逻辑器件的配置存储器，通过增益单元eDRAM 400控制其开关管的导通与关断。开关管是可编程逻辑器件的基本单元之一，其状态(导 通或关断)反映了可编程逻辑器件的编程状态。在该发明中，可编程逻辑器件不仅仅指代 PLD，还包括FPGA等原理基本相同的可编程逻辑器件。如图4所示，增益单元eDRAM 400 包括写M0S晶体管401、读M0S晶体管402、写字线(Write Word Line, WWL)405、读字线 (Readfford Line, RWL)406、写位线(Write Bit Line, WBL)407、读位线(Read Bit Line, RBL)408、隔离MOS管以及虚线所示的等效寄生电容404。由于该用于存储电荷的电容404 是寄生的电容，其实际器件结构中并不是单独物理存在的电容器件，等效寄生电容404为 写M0S晶体管401的有源区寄生电容或读M0S晶体管402的栅电容或隔离M0S管413的有 源区电容，也或者是以上三者的组合；等效寄生电容404的具体等效电容值大小不受本发 明限制，其与制作器件M0S晶体管器件的工艺代有关.任何电容一端为存储电荷端，另一端 为相对接地端，等效寄生电容404也不例外，其一端接地，另一端存储电荷，其存储电荷端 反应存储了逻辑信息“0”或者“ 1”，因此将与存储电荷端直接连接的节点403定义为存储 节点。写M0S晶体管401的栅极连接于写字线405，写M0S晶体管401的漏端(或者是源 端)连接于写位线407，写M0S晶体管401的源端(或者是漏端)连接于等效寄生电容的 存储电荷端，也即存储节点403。如果写M0S晶体管401导通，即可对等效寄生电容404充 电或者放电。读M0S晶体管402的栅极连接于等效寄生电容404的存储电荷端，也即存储 节点403，读M0S晶体管的漏端(或者源端)连接于读位线408，读M0S晶体管的源端(或 者漏端)连接于读字线406;通过存储节点的存储电荷，可以反映出其存储节点的电平，从 而可以控制读M0S管402的导通或者关断。在该实施例中，读M0S晶体管402和写M0S晶 体管401为PM0S晶体管，即其栅极低电平时导通、高电平时关断，但其具体类型不受本发明 限制，读M0S晶体管402和写M0S晶体管401也可以为NM0S晶体管，NM0S晶体管的栅极接 高电平时导通、接低电平时关断。隔离M0S管413的源端(或者是漏端)连接于存储节点 413，其另外的漏端(或者是源端)连接于可编程逻辑器件的开关管409的栅极，隔离M0S 管413的栅极受选通线(Strobe Line) 414控制，在该实施例中，隔离MOS管413为PM0S晶 体管，选通线为高电平时，隔离M0S管关断，选通线为低电平时，隔离M0S管导通。在其它实 施例中，隔离M0S管413也可以为NM0S晶体管，选通线为高电平时，隔离M0S管导通，选通 线为低电平时，隔离M0S管关断。存储节点413上电平的高低可以通过隔离M0S管413传 输至开关管的栅电极，从而控制开关管409的导通与关断。继续如图4所示，省略性地给出了用于控制增益单元eDRAM 400的外围控制电路， 该增益单元eDRAM 400的写字线405、写位线407、读字线406、读位线408是与其外围存储 控制电路模块410直接连接的，外围存储控制电路模块410还输出控制信号至选通线414。 在具体实际应用中，外围存储控制电路模块410包括行译码器、列译码器、行译码器驱动、列译码器驱动、读电路模块、写电路模块、地址锁存器、逻辑时序控制模块等等。通过存储控 制电路模块410对该增益单元eDRAM 400的写字线405、写位线407、读字线406和读位线 408施加信号可以对增益单元eDRAM 400进行读操作、写操作、数据保持操作和刷新操作等 等，在该实施例中，刷新操作包括读和写两个操作过程，具体为先读后写的操作过程。其具 体操作过程与背景技术介绍中图3所示eDRAM操作过程基本相同。特别需要说明的是，读位线408和读字线406之间的读电流是通过读M0S管的 402，而不通过等效寄生电容404，等效寄生电容404存储的电荷基本可以保持不变，其存储 的电荷主要通过写M0S选通管401的亚阈值漏电、读M0S晶体管402的栅漏电以及开关管 的栅漏电来释放电荷，因此，其增益单元eDRAM无破坏性读出或者破坏性读出较小。为对图4所示实施例增益单元eDRAM的技术效果作具体解释，结合图5对该实施 例增益单元eDRAM的刷新操作过程作详细说明。图5所示为刷新操作过程的增益单元eDRAM 的电位变化示意图。如图5所示，506为RWL的电位波形，508为RBL的电位波形，507为WBL 的电位波形，505为WWL的电位波形，514为选通线的电位波形，504为存储节点的电位波形， 509为开关管的栅极的电位波形；TO时刻至T4时刻为刷新操作过程，具体刷新操作过程如 下T0-T1 读操作步骤。此阶段，RWL有效，根据存储节点的电势，RBL上会表现出不同 的电位，通过与参考电压Ref比较经灵敏放大器放大，得到满摆幅的信号。图中508a对应 为读“0”的电位情况，508b对应为读“1”的电位情况；刷新操作过程中，会将RBL的反相电 位加到WBL上。从508a和508b可以看出，起始TO阶段，读“0”时，RBL电位并不是突然增 长至高电位，读“1”时，RBL电位先小幅增长再回落。读操作过程中读字线和读位线电压 的变化会通过读M0S晶体管的有源区与栅之间的寄生电容耦合影响到存储节点的电势，因 此，在T0-T1节点，存储节点的电位产生波动。这种电位波动如果超出开关管的阈值电压， 就会使开关管的逻辑状态发生变化。T1-T2 对存储节点进行刷新操作。此阶段，WWL有效，WBL通过写M0S晶体管对存 储节点写入T0-T1时刻读到的值，WWL有效后，存储节点恢复0电位；507a对应为写“0”的 电位，507b对应为写“ 1，，的电位。T2-T3 对开关管栅极的节点进行刷新操作。当存储节点的电势稳定后，选通线在 T2时刻开始有效，存储节点通过隔离管413对开关管栅极的节点进行刷新，此时，WBL会持 续对存储节点写入防止其电位发生变化。T3-T4 刷新结束后，选通线、WWL、RWL依次失效。从504和509对比可以看出，在读操作过程(T0-T1阶段)，存储节点的电位会因 读M0S晶体管的有源区和栅之间的寄生电容耦合作用发生变化，而开关管栅极的节点由于 隔离M0S管的作用电势基本不变。因此，在整个刷新操作的读过程中，开关管的状态保持稳定。在不偏离本发明的精神和范围的情况下还可以构成许多有很大差别的实施例。应 当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实施例。
权利要求
一种用于可编程逻辑器件的增益单元eDRAM，包括读MOS晶体管、写MOS晶体管、写字线、读字线、写位线、读位线以及等效寄生电容；写MOS晶体管的栅极连接于写字线，写MOS晶体管的漏端/源端连接于写位线，写MOS晶体管的源端/漏端连接于所述等效寄生电容的存储电荷端，读MOS晶体管的栅极连接于所述等效寄生电容的存储电荷端，读MOS晶体管的漏端/源端连接于读位线，读MOS晶体管的源端/漏端连接于读字线；其特征在于，还包括置于所述等效寄生电容与开关管的栅极之间的隔离MOS管，所述等效寄生电容的存储电荷端通过隔离MOS管传输电平控制所述可编程逻辑器件的开关管的状态。
2.根据权利要求1所述的增益单元eDRAM，其特征在于，所述等效寄生电容为写M0S晶 体管的有源区寄生电容、读M0S晶体管的栅电容、隔离M0S管的有源区电容中的一种，或者 为写M0S晶体管的有源区寄生电容、读M0S晶体管的栅电容、隔离M0S管的有源区电容的组合。
3.根据权利要求1所述的增益单元eDRAM，其特征在于，所述隔离M0S管为NM0S晶体 管或者PM0S晶体管。
4.根据权利要求1所述的增益单元eDRAM，其特征在于，所述写M0S晶体管和读M0S晶 体管均为PM0S晶体管。
5.根据权利要求1所述的增益单元eDRAM，其特征在于，所述写M0S晶体管和读M0S晶 体管均为NM0S晶体管。
6.根据权利要求1所述的增益单元eDRAM，其特征在于，所述可编程逻辑器件为现场可 编程门阵列。
7.根据权利要求1所述的增益单元eDRAM，其特征在于，所述隔离M0S管的栅极受选通 线控制。
8.根据权利要求7所述的增益单元eDRAM，其特征在于，所述写字线、写位线、读字线、 读位线和选通线受外围存储控制电路模块的控制。
全文摘要
本发明属于嵌入式动态随机存储器(eDRM)技术领域，具体为一种用于可编程逻辑器件的增益单元eDRAM。本发明提供的增益单元eDRAM在存储节点和开关管的栅极之间增加一个隔离MOS管。加入隔离MOS管后，存储节点的电位产生波动并不会直接传输至开关管的栅极。因此，本发明的增益单元eDRAM所控制的可编程逻辑器件的开关管的状态稳定，不受增益单元eDRAM的刷新操作影响。
文档编号G11C11/401GK101923890SQ20091005291
公开日2010年12月22日 申请日期2009年6月11日 优先权日2009年6月11日
发明者林殷茵, 薛晓勇 申请人:复旦大学