集成闪存器件和高κ金属栅极逻辑器件的凹进的自对准硅化物结构的制作方法
【技术领域】
[0001] 本发明设及用于集成闪存器件和高K金属栅极逻辑器件的凹进的自对准娃化物 结构。
【背景技术】
[0002] 在过去的几十年里，半导体制造产业已经历了指数增长。在半导体发展过程中，功 能密度（即，每忍片面积上互连器件的数量）普遍增加了而几何尺寸（即，使用制造工艺可 W制成的最小的元件或线）普遍降低了。已经开发出了诸如晶体管的半导体器件的一种进 步，其利用由具有高介电常数（K)的材料绝缘的金属栅极。相对于由二氧化娃绝缘的传统 多晶娃栅极，运些半导体器件具有改进的性能和减小的部件尺寸。
【发明内容】
[0003] 为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种用于嵌入 式闪存器件的集成电路，所述集成电路包括：半导体衬底，包括存储区和邻近所述存储区的 逻辑区；逻辑器件，布置在所述逻辑区上方并且包括金属栅极，所述金属栅极通过具有超过 3. 9的介电常数的材料与所述半导体衬底分隔开；闪存单元器件，布置在所述存储区上方， 所述闪存单元器件包括存储单元栅极，所述存储单元栅极在相对侧上通过相应的介电区电 绝缘；W及娃化物接触焊盘，布置在所述存储单元栅极的顶面上方，其中，所述存储单元栅 极的顶面和所述娃化物接触焊盘的顶面相对于所述金属栅极的顶面和所述介电区的顶面 凹进。
[0004] 在上述集成电路中，所述存储单元栅极是存储栅极、选择栅极、擦除栅极、字线和 控制栅极中的一种。
[0005] 在上述集成电路中，所述闪存单元器件包括：选择栅极；存储栅极，与所述选择栅 极间隔；W及电荷俘获电介质，布置在所述存储栅极下方并且布置在所述选择栅极和所述 存储栅极的相邻侧壁之间；其中，所述存储单元栅极是所述选择栅极或所述存储栅极，并且 所述介电区之一包括所述电荷俘获电介质。
[0006] 在上述集成电路中，所述闪存单元器件包括：浮置栅极；擦除栅极和字线，在所述 浮置栅极的相对侧上与所述浮置栅极间隔；控制栅极，布置在所述浮置栅极的上方；W及 浮置栅极间隔件，布置在所述控制栅极、所述字线和所述擦除栅极的的相邻侧壁之间；其 中，所述存储单元栅极是所述浮置栅极或所述擦除栅极，并且所述介电区之一包括所述浮 置栅极间隔件。
[0007] 在上述集成电路中，包括至少W下的一种：所述存储单元栅极的顶面在所述金属 栅极的顶面之下凹进约10埃至500埃；W及所述存储单元栅极的顶面在所述介电区的顶面 之下凹进约100A至3说)A。
[0008] 在上述集成电路中，所述娃化物接触焊盘的顶面在所述介电区的顶面之下凹进约 50A至 100A:
[0009] 在上述集成电路中，所述存储单元栅极的顶面基本上平坦或所述娃化物接触焊盘 的顶面基本上平坦。
[0010] 在上述集成电路中，所述介电区的顶面在所述金属栅极的顶面之下凹进。
[0011] 在上述集成电路中，还包括：介电掩模，至少部分地覆盖所述逻辑区，而保留所述 存储区不被覆盖。
[0012] 根据本发明的另一方面，还提供了一种用于制造嵌入式闪存器件的方法，所述方 法包括：在半导体衬底的存储区上方形成存储单元器件，所述存储单元器件包括存储单元 栅极，所述存储单元栅极在相对侧上通过一对介电区电绝缘；在所述半导体衬底的逻辑区 上方形成逻辑器件，所述逻辑器件具有牺牲栅极，所述牺牲栅极通过具有超过3. 9的介电 常数的材料与所述半导体衬底分隔开；用金属栅极替换所述牺牲栅极；形成至少部分地覆 盖所述逻辑区的介电掩模，而保留所述存储区不被覆盖；相对于所述金属栅极的顶面并且 相对于所述介电区的顶面使所述存储单元栅极的顶面凹进；W及在所述存储单元栅极的顶 面上方形成娃化物接触焊盘。
[0013] 在上述方法中，还包括：在所述逻辑区和所述存储区的顶面上方形成介电层；W 及穿过所述介电层实施蚀刻W形成所述介电掩模。
[0014] 在上述方法中，还包括：实施蚀刻W使所述介电区相对于所述金属栅极的顶面进 一步凹进。
[0015] 在上述方法中，还包括：形成垂直向下延伸至所述娃化物接触焊盘的导电接触件。
[0016] 在上述方法中，还包括：形成覆盖所述存储区和所述逻辑区的层间介电层；W及 在所述替换之前，对所述层间电介质实施平坦化至所述存储单元栅极。
[0017] 在上述方法中，还包括：在所述金属栅极的顶面之下使所述存储单元栅极的顶面 凹进约10埃至500埃。
[001引在上述方法中，还包括：形成具有在所述介电区的顶面之下约50A至100A的 顶面的所述娃化物接触焊盘。
[0019] 在上述方法中，所述替换包括：去除所述牺牲栅极W形成凹槽；形成填充所述凹 槽的金属栅极层；W及对所述金属栅极层实施平坦化W形成所述金属栅极，所述金属栅极 的顶面与所述存储单元栅极的顶面共平面。
[0020] 在上述方法中，还包括：通过至少W下步骤形成所述存储单元器件：形成选择栅 极；形成与所述选择栅极间隔的存储栅极；W及形成电荷俘获电介质，所述电荷俘获电介 质布置在所述存储栅极下方并且位于所述选择栅极和所述存储栅极的相邻侧壁之间；其 中，所述存储单元栅极是所述选择栅极或所述存储栅极，并且所述介电区之一包括所述电 荷俘获电介质。
[0021] 在上述方法中，还包括：通过至少W下步骤形成所述存储单元器件：形成布置在 浮置栅极上方的控制栅极；在所述控制栅极的侧壁上方形成浮置栅极间隔件；W及形成擦 除栅极和字线，所述擦除栅极和字线在所述浮置栅极的相对侧上通过所述浮置栅极间隔件 与所述浮置栅极间隔，所述浮置栅极间隔件布置在所述控制栅极、所述字线和所述擦除栅 极的相邻侧壁之间；其中，所述存储单元栅极是所述字线或所述擦除栅极，并且所述介电区 之一包括所述浮置栅极间隔件。
[0022] 根据本发明的又一方面，还提供了一种用于嵌入式闪存器件的集成电路，所述集 成电路包括：半导体衬底，包括存储区和邻近所述存储区的逻辑区，所述存储区包括共同的 源极/漏极区和布置在所述共同的源极/漏极区的相对侧上的一对独立的源极/漏极区； 逻辑器件，布置在所述逻辑区上方并且包括金属栅极，所述金属栅极通过具有超过3. 9的 介电常数的材料与所述半导体衬底分隔开；和一对闪存单元器件，布置在所述存储区上方， 其中，每个闪存单元器件对应其中一个所述独立的源极/漏极区并且包括：选择栅极和存 储栅极，布置在所述共同的源极/漏极区和相应的所述独立的源极/漏极区之间；和电荷 俘获电介质，布置在所述存储栅极和所述选择栅极的相邻侧壁之间，并且布置在所述存储 栅极下方；W及娃化物接触焊盘，分别布置在所述选择栅极和所述存储栅极的顶面上方，其 中，所述娃化物接触焊盘的顶面相对于所述金属栅极的顶面和所述电荷俘获电介质的顶面 凹进。
【附图说明】
[0023] 当结合附图进行阅读时，根据下面详细的描述可W最佳地理解本发明的各个方 面。应该强调的是，根据工业中的标准实践，各种部件没有按比例绘制。实际上，为了清楚 地讨论，各种部件的尺寸可W被任意增大或减小。
[0024]图IA示出了具有存储单元器件和高K、金属栅极逻辑器件的半导体结构的一些 实施例的截面图，存储单元器件包括其上形成有娃化物的凹进栅极。
[00巧]图IB示出了具有存储单元器件和高K、金属栅极逻辑器件的半导体结构的一些 实施例的截面图，存储单元器件包括其上形成有娃化物的凹进栅极。
[00%] 图2示出了制造具有存储单元器件和高K、金属栅极逻辑器件的半导体结构的方 法的一些实施例的流程图，存储单元器件包括其上形成有娃化物的凹进栅极。
[0027]图3A和图3B示出了制造具有存储单元器件和高K、金属栅极逻辑器件的半导体 结构的方法的一些实施例的流程图，存储单元器件包括其上形成有娃化物的凹进栅极。
[0028]图4至图26示出了具有存储单元器件和高K、金属栅极逻辑器件的半导体结构的 一些实施例的一系列截面图，存储单元器件包括其上形成有娃化物的凹进栅极。
【具体实施方式】
[0029] 为了实施本发明的不同特征，本发明提供了许多不同的实施例或实例。W下描述 元件和布置的特定实例W简化本发明。当然运些仅仅是实例并不旨在限定。例如，W下描 述中第一部件形成在第二部件上方或上可包括第一和第二部件W直接接触形成的实施例， 并且也可包括额外的部件形成在第一和第二部件之间使得第一和第二部件不直接接触的 实施例。再者，本发明可在各个实例中重复参照标号和/或字符。该重复是为了简明和清 楚的目的，而且其本身没有规定所述各种实施例和/或结构之间的关系。
[0030] 另外，可W在本文中使用诸如"下面"、"在…之下"、"下部"、"在…之上"、"上部"等 的空间相对术语W便于说明书描述附图中示出的一个元件或部件与另一个（些）元件或部 件的关系。空间相对术语意图涵盖使用或操作中的器件的除了附图中示出的方位之外的不 同方位。装置可WW其他方位定向（旋转90度或处于其他方位）并且本文使用的空间相 对描述符可W相应地W类似的方式解释。
[0031] 半导体制造工业中的趋势是将复合半导体器件的不同半导体部件集成至常见半 导体结构内。运种集成有利地实现更低的制造成本、简化的制造工序W及增加的操作速度。 经常被集成至常见半导体结构内的复合半导体器件的一种类型是闪存器件。闪存器件包括 闪存单元器件和支持闪存单元器件的操作的逻辑器件的阵列。当将闪存单元器件和逻辑器 件的阵列集成至常见半导体结构内时，闪存器件通常被称为嵌入式闪存器件。
[0032] 闪存单元器件的常见类型包括堆叠栅极闪存单元器件和分离栅极闪存单元器 件。分离栅极闪存单元器件相对于堆叠栅极闪存单元器件具有若干优势，诸如较低的功 耗、较高的注入效率、对短沟道效应较低的敏感性W及较高的擦除免疫力。分离栅极闪存 单元器件的实例包括娃氧化氮氧化娃（SONO巧分离栅极闪存单元器件、金属氧化氮氧化娃 (MONO巧分离栅极闪存单元器件W及第S代SUPERFLA甜巧SF3)存储单元器件。
[0033] 嵌入式闪存器件包括闪存单元器件（其通常由通过二氧化娃绝缘的多晶娃栅极 形成）W及逻辑器件（例如，诸如地址解码器或读取/写入电路）。然而，随着半导体部件尺 寸变得越来越小，运种嵌入式闪存器件的逻辑器件正趋近性能极限。高K金属栅极（HKMG) 技术已经成为用于下一代嵌入式闪存器件中的逻辑器件的领跑者之一。HKMG技术采用通过 具有高介电常数K(相对于二氧化娃）的材料与下面的衬底隔离的金属栅极。高K电介 质降低漏电流并且增加最大漏极电流，并且该金属栅极减轻费米能级钉扎效应并且允许该 栅极在更低的阔值电压下使用。另外，高K电介质和金属栅极共同地降低功耗。
[0034] 在根据一些方法采用HKMG技术形成嵌入式闪存器件时，闪存单元器件形成为具 有多晶娃栅极。随后，逻辑器件形成为具有通过高K电介质绝缘的牺牲栅极。随着闪存单 元器件和逻辑器件形成，在存储单元器件和逻辑器件的源极/漏极区上方形成娃化物。娃 化物有利地降低源极/漏极区和随后形成的接触件之间的电阻。另外，形成覆盖逻辑器件 的层间电介质并且对层间电介质实施第一平坦化至多晶娃栅极。第一平坦化之后，用金属 栅极替换逻辑器件的牺牲栅极，同时保留闪存单元器件的多晶娃栅极。运包括去除牺牲栅 极W形成凹