专利名称：具有共存逻辑器件的背栅极控制静态随机存取存储器的制作方法
技术领域：
本发明涉及一种半导体结构，并特别涉及一种包括至少一逻辑器件区和至少一个静态随机存取存储器(SRAM)器件区的半导体结构，其中每个器 件区包括双栅极场效应晶体管(FET)，其中每个FET器件的背栅极掺杂到 特定水平以改善FET器件在不同器件区内的性能。特别地，SRAM器件区 内的背栅极比逻辑器件区内的背栅极掺杂更重。为了控制短沟道效应，逻辑 器件区内的FET器件包括掺杂沟道，而SRAM器件区内的FET器件则没有。
背景技术：
静态随机存取存储器(SRAM)缩放的主要问题是掺杂涨落的角色。预 期对于45 nm节点，掺杂涨落将会是抑制进一步缩放的最重要的因素之一。从目前可得到的数据预计阈值失配，可以期望80 mV的一个sigma的失 配。这会导致一批超过实际修复率的失效率。掺杂涨落缩放涉及沟道中掺杂原子的绝对数N及其分布，其中N与器 件面积成正比。掺杂涨落会大致缩放到公式l/sqrt(W*L)，其中W和L分别 是器件宽度和器件长度。此外，阈值变化由垂直于栅极界面的掺杂分布的二 次矩的平方根来缩放，其涉及沟道中掺杂剂的总数量N。缩小特征尺寸会要 求更高的掺杂水平，而且因为SRAM器件具有半导体技术中已知的最小器 件面积之一，所以掺杂涨落趋于首先损害该区域。发明内容本发明提供一种用于具有共存逻辑器件的背栅极控制SRAM器件的衬 底方案以解决上述掺杂涨落问题。更特别地，本发明提供一种半导体结构， 其包括至少一逻辑器件区和至少一静态随机存取存储器(SRAM)器件区， 其中每个器件区包括双栅极场效应晶体管(FET)，而其中每个FET器件的 背栅极被掺杂到特定水平(即掺杂剂浓度)以改善不同器件区内的FET器件 的性能。依照本发明，SRAM器件区内的背栅极比逻辑器件区内的背栅极掺杂更重。为了控制短沟道效应，逻辑器件区内的FET器件包括掺杂沟道，而 SRAM器件区内的FET器件则没有。在本发明的一个实施例中，每个区域包括与超薄(大约10nm到大约20 nm的量级)体平面的完全耗尽的绝缘体上半导体(SOI)材料结合使用的双 栅极器件。背栅极横过该超薄体平面的完全耗尽的SOI材料未被图形化。对 于体厚度TSi，选择优化值以避免孔累积(厚侧)和逻辑器件的可制造窗口(薄侧)。背栅极厚度TBg通过芯片上能提供什么数量的电压VBg来选择。TSi的优化范围是从大约10 nm到大约20 nm，高度优选10 nm,而丁^的优化 范围是从大约10nm到大约20nm,同样高度优选10nm。为了最大化SRAM区(即包括未掺杂沟道的区域)中的背栅极控制， 在这些区域中分别为nFET和pFET提供相对于逻辑器件区(即包括掺杂沟 道的器件)中掺杂浓度为重掺杂的p+掺杂的和n+掺杂的背栅电极。由于漏 极到背栅极的电容耦合，高度掺杂的背栅极会降低逻辑器件的性能。为了使该附加电容最小化，逻辑区中的背栅极只是轻度掺杂并由保持漏 极以下部分大量耗尽的电压偏置。在深源极漏极注入的适当优化的情况下， 可以实现位于源极/漏极之下的背栅极区中的减小的净掺杂，此后也可以实现 增大的耗尽层，以最小化结电容。该选择是自对准于前栅极。依照本发明， 逻辑区中未使用背栅极来控制阈值。通过在逻辑区中使用常规的暈注入，可 以在本发明中实现短沟道控制(SCE)。在SRAM区中，因为阔值电压是通 过适当的背栅极偏置来设定的，所以不需要暈掺杂。这种调整可以对特定的 芯片微调，以补偿其他系统变化比如栅极长度或体厚度。在上述实施例中，背栅极通过电介质层，例如SOI衬底的掩埋的隔离层， 而与半导体衬底隔离。由于背^册极与半导体衬底隔离并相互隔离，这种特定结构允许工作过程中不受限制地使用背栅极偏置。在本发明的另 一实施例中，背栅极本质上是在体半导体衬底内形成的深 阱注入物。在p型衬底的情况中，n+背栅极由pn结而与衬底和p+背栅极分 开。在n型衬底的情况中，p+背栅极由pn结而与衬底和n+背栅极分开。在 这两种情况中，背栅极偏置会受到限制，以致跨过pn结的电压保持该偏置 处于反向模式。背栅极的掺杂水平也可以被用于适量调整前栅极阈值。该结 构的权衡是平衡对于在最高背栅极掺杂水平的逻辑栅极的附加结电容的影 响。总体来说，本发明提供了一种半导体结构，其包括包括至少一逻辑器件区和至少一 SRAM器件区的衬底，所述器件区由 隔离区分开；所述至少一逻辑器件区内的至少一双栅极逻辑器件，其中所述至少一双 栅极逻辑器件从底至顶包括背栅极、背栅极电介质、体区域、前栅极电介质 和前4册极，所述逻辑器件的所述体区域包括4参杂沟道；以及所述至少一 SRAM器件区内的至少一双纟册极SRAM器件，其中所述至 少一双栅极SRAM器件从底至顶包括背栅极、背栅极电介质、体区域、前 栅极电介质和前4册极，所述SRAM器件的所述体区域包括未掺杂沟道，而 所述SRAM器件的所述背栅极具有比所述逻辑器件的所述背栅极更高的掺 杂水平。依照本发明的一个实施例，逻辑和SRAM器件区内的背栅极和前栅极 可以具有相同的导电型。作为选择的，而且在优选实施例中，每个器件区内 的背栅极及其相应的前栅极具有相反的导电型。在本发明的一个实施例中， 两个器件区内的前栅极都是n型的，而每个器件区内的背栅极是p型的， SRAM器件区内的背栅极比逻辑器件区内的背栅极具有更高的p型掺杂水 平。在另一实施例中，两个器件区内的前栅极都是p型的，而每个器件区内 的背栅极是n型的，SRAM器件区内的背栅极比逻辑器件区内的背栅极具有 更高的n型掺杂水平。在本发明的另一实施例中，两个器件区包括至少一n 型前栅极和至少一p型前栅极。在该实施例中，n型前栅极的背栅极具有p 型导电型而SRAM器件背栅极的p型掺杂的浓度比逻辑器件背栅极的p型 掺杂的浓度高。同样地，p型前栅极的背栅极具有n型导电型而SRAM器件 背栅极的n型掺杂的浓度比逻辑器件背栅极的n型掺杂的浓度高。SOI和体半导体衬底都在本发明中得到考虑而且可以被使用。在SOI衬底的情况中，本发明半导体结构包括至少一逻辑器件区内的至少一双栅极逻辑器件，其中所述至少一双栅极 逻辑器件从底至顶包括背4册极、背栅极电介质、体区域、前栅极电介质和前 栅极，所述逻辑器件的所述体区域包括掺杂沟道；至少一 SRAM器件区内的至少一双栅极SRAM器件，其中所述至少一 双栅极SRAM器件从底至顶包括背栅极、背栅极电介质、体区域、前栅极 电介质和前栅极，所述SRAM器件的所述体区域包括未掺杂沟道，而所述SRAM器件的所述背栅极具有比所述逻辑器件的所述背栅极更高的掺杂水 平；以及位于每个所述背栅极之下的至少 一掩埋的绝缘层。 对于体实施例，本发明半导体结构包括至少 一逻辑器件区内的至少一双栅极逻辑器件，其中所述至少 一双栅极 逻辑器件从底至顶包括背棚-极、背栅极电介质、体区域、前栅极电介质和前 栅极，所述逻辑器件的所述体区域包括掺杂沟道；至少一 SRAM器件区内的至少一双栅极SRAM器件，其中所述至少一 双栅极SRAM器件从底至顶包括背栅极、背栅极电介质、体区域、前栅极 电介质和前栅极，所述SRAM器件的所述体区域包括未掺杂沟道，而所述 SRAM器件的所述背栅极具有比所述逻辑器件的所述背栅极更高的掺杂水 平；以及位于每个所述背栅极之下的半导体衬底。
图l是描绘本申请的基本半导体结构的图示(通过横截面图)。 图2是描绘其中使用了 SOI衬底的本发明结构的一个实施例的图示(通 过横截面图)。图3是描绘其中使用了体半导体结构的本发明结构的另一个实施例的图 示(通过横截面图)。
具体实施方式
本发明提供一种用于具有共存逻辑器件的背栅极控制SRAM器件的衬 底方案，现在通过参考附于本申请的以下讨论和附图来详细描述。应该注意 的是附图是为了说明的目的提供的，如此，它们未根据比例画出。而且，在 附图中，相似的和相应的元件通过相似的附图标号来指示。图1是描绘本发明的半导体结构10的放大的横截面图。特别地，图1 中所示的半导体结构10包含逻辑器件区12和SRAM器件区14。这两个不 同的器件区由隔离区16分开。结构IO还包括至少一逻辑器件区12内的至 少一双栅极逻辑器件18A。依照本发明，该至少一双栅极逻辑器件18A从底 至顶包括背栅极20A、背栅极电介质22A、体区域24A、前栅极电介质26A和前栅极28A。逻辑器件18A的背栅极20A与前栅极18A是相同的导电型， 或优选是与逻辑器件18A的前栅极28A是相反的导电型，而且逻辑器件18A 的体区域24A包括掺杂沟道30A。掺杂沟道30A位于前栅极28A之下并横 向受到源极/漏极区32A的限制。依照本发明，掺杂沟道30A包含具有与背 栅极20A相同导电型的暈掺杂沟道，而源极/漏极区32A具有与前栅极28A 相同的导电型。图1中所示的结构IO还包括至少一 SRAM器件区14内的至少一双才册 极SRAM器件18B。依照本发明，该至少一双栅极SRAM器件18B从底至 顶包括背栅极20B、背栅极电介质22B、体区域24B、前栅极电介质26B和 前栅极28B。在本发明中，SRAM器件18B的背栅极20B设计为具有与SRAM 器件18B的前4册才及28B相同的，或优选为相反的导电型，SRAM器件18B 的体区域24B包括未掺杂沟道30B。未掺杂沟道30B位于前栅极28B之下， 并横向受到源极/漏极区32B的限制，源极/漏极区32B的导电型与前栅极28B 相同。依照本发明，SRAM器件18B的背栅极20B比逻辑器件18A的背栅 极20A具有更高的掺杂水平。虽然在图1中未示出，背栅极20A和20B位于衬底之上。在一个实施 例中，衬底是体半导体，比如Si、 Ge、 SiGe、 SiC、 SiGeC、 Ga、 GaAs、 InAs、 InP以及所有其他III/V或II/VI化合物半导体。在另 一个实施例中，衬底是 包括底部半导体层和位于底部半导体层上的掩埋绝缘层的绝缘体上半导体 (SOI)的片段。掩埋的绝缘层可以是晶态或非晶态的氧化物、氮化物或氮 氧化物，高度优选的是掩埋的氧化物。在衬底包括SOI衬底片段的实施例中， 背栅极20A和20B通过掩埋的绝缘层而与底部半导体层(即半导体衬底) 隔离。用于提供图1中所示结构的材料是本领域技术人员所熟知的。例如，背 栅极20A和20B，典型地但不总是包括如上面指出的掺杂的半导体材料或多 晶硅。依照本发明，背栅极20A和20B的掺杂可以在形成前栅极的之前(在 背栅极电介质/背栅极界面的背栅极横向均质掺杂)或之后(沿背栅极电介质 /背栅极界面的背栅极的非均质掺杂，该注入是自对准于前栅极并可以由深源 极漏极注入完成)发生。掺杂由离子注入来实现，而且使用了退火以激活掺 杂区内的掺杂剂。依照本发明，SRAM器件18B的背栅极20B的掺杂剂浓度比逻辑器件18A的背栅极20A的掺杂剂浓度高。典型地，背柵极20B中的掺杂剂水平 是大约lxlO"原子/cn^或更大，更典型的是从大约10"原子/cmS到大约102Q 原子/cn^的范围。背栅极20A中的掺杂剂水平是大约1018原子/0113或更小， 更典型的是从大约1016原子/(^13到大约1018原子/(^13的范围。掺杂剂类型是n或p，并由每个器件区内前栅极28A和28B的掺杂剂类 型所决定。本发明考虑了其中背栅极和前栅极具有相同导电型的实施例。优 选的选择是前和背栅极的极性相反。每个背栅极20A和20B通常具有相同 厚度。每个器件区中的背栅极电介质22A和22B典型地包括相同电介质材料。 用于背栅极电介质22A和22B的适合的电介质包括氧化物、氮化物、氮氧 化物或其多层。可以用作背栅极电介质22A和22B的电介质的特例包括， 但不限于Si02、 SiN、 SiON、 Hf02、 A1203、 Ti02、 La203、 SrTi03、 LaA103、 Y203或Gd203。通过常规沉积形成的背栅极电介质的物理厚度，作为层转换或热工艺的结果，可能根据用于形成背栅极电介质的技术以及形成背栅极电介质的单种或多种材料而变化。典型地，背栅极电介质22A和22B具有从 大约10 nm到大约20 nm的厚度。每个器件区内的体区域24A和24B包括半导体材料，比如例如Si、 SiGe、 polySi或SiGec。体区域24A和24B典型地由层转化工艺或沉积来提供。体 区域24A和24B典型厚度是从大约10 nm到大约20 nm。器件区18A和18B内的每个体区域24A和24B分别包括沟道30A和30B 以及邻接的源极/漏极区32A和32B。依照本发明，逻辑器件区12内的沟道 30A是掺杂的，而SRAM器件区14B内的沟道30B是未掺杂的。逻辑器件 区内的沟道的掺杂发生在利用常规的有角度的离子注入工艺来形成前栅极 之后。典型地，使用晕掺杂剂(p或n)且掺杂沟道30A内的暈掺杂剂的浓 度从大约10"原子/cn^到大约10"原子/cm3。优选实施方式的晕掺杂剂类型 与背栅极20A的相同。源极/漏极区32A和32B在前栅极之后形成，利用了 本领域中熟知的常规的离子注入工艺。摻杂类型是前栅极28A和28B的相 同类型。两个不同器件区内的前栅极电介质26A和26B包括关于背4册极电介质 22A和22B的上述电介质材料之一。应该注意的是前栅极电介质可以包括与 背栅极电介质相同或不同的电介质材料。用于形成背栅极电介质22A和22B的上述工艺也可以用于形成前栅才及电介质26A和26B。前栅极电介质26A和26B的物理厚度可以根据用于形成前栅极电介质 的技术以及形成前栅极电介质的单种或多种材料而不同。典型地，前栅极电 介质26A和26B具有从大约1 nm到大约3 nm的厚度。每个器件区的前栅极28A和28B包括任何导电材料，其例如包括含Si 导体、金属导体、金属合金导体、金属氮化物导体、金属氧氮化物导体、金 属硅酸盐或其多层。典型地，前栅极28A和28B是含Si导体，高度优选polySi 导体。前栅极28A和28B利用本领域中熟知的常规工艺形成。注意的是当 使用含Si导体时，可以使用原位掺杂沉积工艺。作为选择，可以首先通过 沉积而施加未掺杂含Si层，然后可以使用离子注入以对未掺杂含Si层引入 掺杂剂。观察到前栅极28A和28B是与背栅极20A和20B相同的，或优选 不同的导电型。前栅极28A和28B的高度可以才艮据用于形成其4支术以及形成前4册才及的 单种或多种材料而不同。典型地，前栅极28A和28B具有从大约75 nm到 大约200 nm的高度。注意的是在两个器件区中的前栅极和前栅极电介质都利用传统的光刻 和蚀刻来图形化为栅极叠层。进一 步注意的是每个器件区内的源极/漏极区以 及前栅极可以利用本领域中熟知的常规硅化工艺来硅化。图1中所示的隔离区16包括常规的沟槽电介质材料，例如氧化物。隔 离区16利用本领域中熟知的标准沟槽隔离技术形成。图2示出本发明的一个实施例，其中背栅极区下的衬底是SOI晶片片段。 图2中，附图标号50表示SOI村底的底部半导体层而附图标号52表示掩埋 的绝缘层。本实施例中，在两个器件区中都示出了 n型和p型前栅极器件。 在图中，"单撇，，标记用于描述nFET器件，而"双撇"标记用于描述pFET 器件。这样，18A，表示nFET逻辑器件，18A"表示pFET逻辑器件，18B， 表示nFETSRAM器件，而18B"表示pFET SRAM器件。图3示出本发明的另一个实施例，其中背栅极区下的衬底是体半导体 54。上面关于图2提到的标记也在这里使用。观察到图2中，每个背栅极区通过掩埋的绝缘层52而与底部半导体层 50隔离。由于背栅极完全地与衬底隔离并相互隔离，这种特定结构允许工作 过程中不受限制地使用背栅极偏置。关于图3，背栅极本质上是在体半导体衬底54内形成的深阱注入物。在 p型衬底的情况中，n+背栅极由pn结而与衬底和p+背栅极分开。在n型衬 底的情况中，p+背栅极由pn结而与衬底和n+背栅极分开。在这两种情况中， 背栅极偏置会受到限制，以致跨过pn结的电压保持该偏置处于反向模式。 背栅极的掺杂水平也可以被用于适量调整前栅极阈值。该结构的权衡是平衡 在最高背栅极掺杂水平的逻辑栅极的附加结电容的影响。依照本发明，且为了最大化SRAM区(即包括未掺杂沟道的区域)中 的背栅极控制，在这些区域中分别为nFET和pFET提供相对于逻辑器件区 (即包括掺杂沟道的器件)中掺杂浓度为重掺杂的p+掺杂的和n+掺杂的背 栅电极。由于漏极和背栅极的电容耦合，高度掺杂的背栅极会降低逻辑器件 的性能。为了使该附加电容最小化，逻辑区中的背栅极只是轻度掺杂并用保 持漏极以下部分大量耗尽的电压偏置。依照本发明，逻辑区中未使用背栅极 来控制阈值。然而通过在逻辑区中使用常规的暈注入，可以在本发明中实现 短沟道控制(SCE)。在SRAM区，因为阈值电压是通过适当的背栅极偏置 来设定的，所以不需要晕掺杂。这种调整可以对特定的芯片微调，以补偿其 他系统变化比如栅极长度或体厚度。可选择地，在优选实施方式中，逻辑器 件区中的减小的净掺杂可以通过优化的深源极/漏极注入来完成，该注入自对 准于前栅极。这就通过直接在沟道下的较高的背栅极掺杂而允许对逻辑器件 的额外SCE控制。技术人员应当理解，在不脱离本发明的精神和范围的前提下，可以进行前述 的或其他形式和细节上的修改。因此本发明旨在不限于所描述和示出的严格 的形式和细节，而是落在所附权利要求的范围内。
权利要求
1、一种半导体结构，包括包括至少一逻辑器件区和至少一SRAM器件区的衬底，所述器件区由隔离区分开；所述至少一逻辑器件区内的至少一双栅极逻辑器件，其中所述至少一双栅极逻辑器件从底至顶包括背栅极、背栅极电介质、体区域、前栅极电介质和前栅极，所述逻辑器件的所述体区域包括掺杂沟道；以及所述至少一SRAM器件区内的至少一双栅极SRAM器件，其中所述至少一双栅极SRAM器件从底至顶包括背栅极、背栅极电介质、体区域、前栅极电介质和前栅极，所述SRAM器件的所述体区域包括未掺杂沟道而所述SRAM器件的所述背栅极具有比所述逻辑器件的所述背栅极更高的掺杂水平。
2、 如权利要求1所述的半导体结构，其中所述村底是体半导体衬底。
3、 如权利要求1所述的半导体结构，其中所述衬底是包括底部半导体 层和所述底部半导体层顶上的掩埋的绝缘层的绝缘体上半导体的片段。
4、 如权利要求1所述的半导体结构，其中所述逻辑和所述SRAM器件 的所述前栅极和所述背栅极的导电型相反。
5、 如权利要求1所述的半导体结构，其中所述逻辑器件区和所述SRAM 器件区内的所述背栅极都具有n型导电型而所述两个器件区内的所述前栅极 具有p型导电型。
6、 如权利要求5所述的半导体结构，其中所述掺杂沟道具有所述n型 导电型。
7、 如权利要求1所述的半导体结构，其中所述逻辑器件区和所述SRAM 具有n型导电型。
8、 如权利要求7所述的半导体结构，其中所述掺杂沟道具有所述p型 导电型。
9、 如权利要求1所述的半导体结构，其中所述逻辑和SRAM器件区内 的所述背栅极包括具有p型导电型的区域和具有n型导电型的区域，其中与iiJ A由.刑"站相4 "新A紧钵反由M所迷前4册极具有n型导电型，而其中与具有所述n型导电型的区域相关的两个器件区内的所述前栅极 具有p型导电型。
10、 如权利要求9所述的半导体结构，其中具有所述n型导电型的所述 逻辑器件的所述掺杂沟道包含p暈掺杂剂，而具有所述p型导电型的所述逻 辑器件的所述掺杂沟道包含n暈掺杂剂。
11、 如权利要求1所述的半导体结构，其中所述SRAM器件的所述背 栅极具有大约1 x 102G原子/cm3或更大的掺杂剂浓度。
12、 如权利要求1所述的半导体结构，其中逻辑器件区中的所述背栅极 具有低掺杂的横向均质掺杂或者横向非均质掺杂，位于源极/漏极区下的净掺 杂是低的。
13、 如权利要求1所述的半导体结构，其中所述掺杂和未掺杂沟道横向 受到源极/漏极区的限制。
14、 如权利要求1所述的半导体结构，其中每个所述背栅极包括半导体 材料或多晶硅。
15、 如权利要求1所述的半导体结构，其中每个所述背栅极电介质包括 氧化物、氮化物、氮氧化物或其多层。
16、 如权利要求1所述的半导体结构，其中每个所述体区域包括半导体 材料或多晶硅。
17、 如权利要求1所述的半导体结构，其中每个所述前栅极电介质包括 氧化物、氮化物、氮氧化物或其多层。
18、 如权利要求1所述的半导体结构，其中每个所述前栅极包括含Si 导体、金属导体、金属合金导体、金属氮化物导体、金属氧氮化物导体、金 属硅酸盐或其多层。
19、 一种半导体结构，包括至少 一逻辑器件区内的至少 一双栅极逻辑器件，其中所述至少 一双栅极 逻辑器件从底至顶包括背栅极、背栅极电介质、体区域、前栅极电介质和前 栅极，所述逻辑器件的所述体区域包括掺杂沟道；至少一 SRAM器件区内的至少一双栅极SRAM器件，其中所述至少一 双栅极SRAM器件从底至顶包括背栅极、背栅极电介质、体区域、前栅极 电介质和前栅极，所述SRAM器件的所述体区域包括未掺杂沟道而所述 SRAM器件的所述背栅极具有比所述逻辑器件的所述背栅极更高的掺杂水平；以及位于每个所述背栅极之下的至少 一掩埋的绝缘层。
20、 一种半导体结构，包括至少 一 的逻辑器件区内的至少 一双栅极逻辑器件，其中所述至少 一双栅 极逻辑器件从底至顶包括背栅极、背栅极电介质、体区域、前栅极电介质和 前栅极，所述逻辑器件的所述体区域包括掺杂沟道；至少一 SRAM器件区内的至少一双栅极SRAM器件，其中所述至少一 双栅极SRAM器件从底至顶包括背栅极、背栅极电介质、体区域、前栅极 电介质和前栅极，所述SRAM器件的所述体区域包括未掺杂沟道而所述 SRAM器件的所述背栅极具有比所述逻辑器件的所述背栅极更高的掺杂水 平；以及位于每个所述背栅极之下的半导体衬底。
全文摘要
提供一种半导体结构，其包括至少一逻辑器件区和至少一静态随机存取存储器(SRAM)器件区，其中每个器件区包括双栅极场效应晶体管(FET)，其中每个FET器件的背栅极被掺杂到特定水平以改善不同器件区内的FET器件的性能。具体而言，SRAM器件区内的背栅极比逻辑器件区内的背栅极掺杂更重。为了控制短沟道效应，逻辑器件区内的FET器件包括掺杂沟道，而SRAM器件区内的FET器件则没有。在源极/漏极区之下的具有低净掺杂的非均质横向掺杂分布以及沟道下面的高净掺杂可以提供对逻辑器件的附加的SCE控制。
文档编号H01L27/11GK101331608SQ200680047607
公开日2008年12月24日 申请日期2006年10月3日 优先权日2005年12月19日
发明者威尔弗雷德·E-A·亨希, 罗伯特·H·登纳德, 罗伯特·米勒, 阿尔文德·库玛 申请人:国际商业机器公司