专利名称：异常处理方法、系统及片外逻辑器件和芯片的制作方法
技术领域：
本发明涉及通信技术领域，尤其涉及一种异常处理方法、系统及片外逻辑器件和
-H-- I I心片。
背景技术：
目前随着科学技术的发展，集成电路板上的电子元器件数目越来越多，如各种芯 片以及片外逻辑器件(如，现场可编程门阵列FPGA(Field Programmable Gate Array))等。 通过各电子元器件之间的通信，集成电路板可实现一定的功能。其中为了更好地进行芯片 和片外逻辑器件如FPGA之间的通信，一般需要在两者之间配置数据传输模块，如串行-解 串行器SerDes等，以在两者之间进行数据传输。在芯片端的集成电路板上配置有芯片端 DerDes，在FPGA端的集成电路板上配置有FPGA端SerDes，芯片通过芯片端SerDes和FPGA 端SerDes与FPGA连接。其中，SerDes主要用于芯片内外的数据传输。数据发送过程中，SerDes将芯片内 部的并行数据转换成模拟的串行数据发送到芯片外部；数据接收过程中，SerDes将芯片外 部的模拟串行数据转换成并行数据接收到芯片内部。由于其传输带宽高，传输距离长，因而 得到了广泛的应用。在实现上述使用的过程中，发明人发现现有技术中至少存在如下问题数据传输模块如SerDes在应用过程中可能会出现异常，该异常可能发生在芯片 端SerDes中，也可能发生在FPGA端SerDes中，从而影响数据传输。FPGA端SerDes的异 常可以快速检出，并通过复位FPGA端的SerDes来执行异常处理。但是，当芯片端SerDes 作为发送端发生异常时会导致FPGA端SerDes接收异常，但此时芯片端SerDes作为发送端 并不能立刻知道FPGA端SerDes接收异常，而只能通过高层软件的告警处理来复位芯片端 SerDes，这样就造成异常处理的延时较长，使业务受到较大的影响。
发明内容
本发明的实施例提供一种异常处理方法、系统及片外逻辑器件和芯片，以缩短芯 片端数据传输模块异常处理的延时。本发明的实施例采用如下技术方案一种异常处理方法，包括接收来自芯片端数据传输模块的异常信号；当确定在第一预设时间内持续接收来自所述芯片端数据传输模块的异常信号时， 确定所述芯片端数据传输模块发生异常；向芯片发送中断信号，以便所述芯片根据所述中断信号复位所述芯片端数据传输 模块。本发明实施例还提供了一种异常处理方法，包括当检测到芯片端数据传输模块输出异常信号时，向片外逻辑器件发送来自所述芯片端数据传输模块的异常信号；接收来自所述片外逻辑器件的中断信号，所述中断信号为所述片外逻辑器件响应于所述异常信号而发出的；根据所述中断信号复位所述芯片端数据传输模块。一种逻辑器件，包括接收单元，用于接收来自芯片端数据传输模块的异常信号；确定单元，用于当确定在第一预设时间内持续接收来自所述芯片端数据传输模块 的异常信号时，确定所述芯片端数据传输模块发生异常；发送单元，用于向芯片发送中断信号，以便所述芯片根据所述中断信号复位所述 芯片端数据传输模块。一种芯片，包括检测单元，用于检测芯片端数据传输模块是否输出异常信号；发送单元，用于向片外逻辑器件发送来自所述芯片端数据传输模块的异常信号；接收单元，用于接收来自所述片外逻辑器件的中断信号，所述中断信号为所述片 外逻辑器件响应于所述异常信号而发出的；复位单元，用于根据所述中断信号复位所述芯片端数据传输模块。一种异常处理系统，包括片外逻辑器件，用于接收来自芯片端数据传输模块的异常信号，当确定在第一预 设时间内持续接收来自所述芯片端数据传输模块的异常信号时，确定所述芯片端数据传输 模块发生异常，并向芯片发送中断信号，以便所述芯片根据所述中断信号复位所述芯片端 数据传输模块；芯片，用于检测芯片端数据传输模块是否输出异常信号，并向所述片外逻辑器件 发送来自所述芯片端数据传输模块的异常信号，接收所述片外逻辑器件响应于所述异常信 号所发出的中断信号，并根据所述中断信号复位所述芯片端数据传输模块。本发明实施例提供的异常处理方法、系统及片外逻辑器件和芯片，由于所述片外 逻辑器件能够在第一预设时间内持续接收来自芯片端数据传输模块的异常信号时，确定所 述芯片端数据传输模块发生异常并向芯片发送中断信号，这样芯片就能够快速得知芯片端 数据传输模块发生了异常，而不是依靠高层软件的告警处理才能得知，之后芯片根据所述 中断信号复位所述芯片端数据传输模块，该复位过程就是对芯片端数据传输模块的异常进 行处理的过程，从而缩短了所述芯片端数据传输模块的异常处理延时。
图1为本发明实施例一种异常处理方法的示意图；图2为本发明实施例另一种异常处理方法的示意图；图3为本发明实施例异常处理方法应用的应用场景示意图；图4为本发明具体实施例中所述异常处理方法的示意图；图5为图4所示实施例的一种的计数使能脉冲示意图；图6为本发明实施例片外逻辑器件的示意图；图7为图6所示片外逻辑器件的详细示意图8为本发明实施例芯片的示意图；图9为图8所示芯片的详细示意图；图10为本发明实施例异常处理系统的示意图。
具体实施例方式下面结合附图对本发明实施例串行_解串行器的异常处理方法及装置进行详细 描述。应当明确，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有 其它实施例，都属于本发明保护的范围。本发明实施例提供的异常处理方法，能够缩短芯片端数据传输模块异常处理的延 时。如图1所示，本发明实施例提供了一种异常处理方法，包括S101，接收来自芯片端数据传输模块的异常信号；S102，当确定在第一预设时间内持续接收来自所述芯片端数据传输模块的异常信 号时，确定所述芯片端数据传输模块发生异常；S103,向芯片发送中断信号，以便所述芯片根据所述中断信号复位所述芯片端数 据传输模块。上述各步骤的执行主体可以是片外逻辑器件，如现场可编程门阵列FPGA等。如图2所示，本发明实施例提供了另一种异常处理方法，包括S201,当检测到芯片端数据传输模块输出异常信号时，向片外逻辑器件发送来自 所述芯片端数据传输模块的异常信号；S202，接收来自所述片外逻辑器件的中断信号，所述中断信号为所述片外逻辑器 件响应于所述异常信号而发出的；S203，根据所述中断信号复位所述芯片端数据传输模块。
上述各步骤的执行主体可以是芯片。本发明实施例提供的异常处理方法，由于所述片外逻辑器件能够在第一预设时间 内持续接收来自芯片端数据传输模块的异常信号时，确定所述芯片端数据传输模块发生异 常并向芯片发送中断信号，这样芯片就能够快速得知芯片端数据传输模块发生了异常，而 不是依靠高层软件的告警处理才能得知，之后芯片根据所述中断信号复位所述芯片端数据 传输模块，该复位过程就是对芯片端数据传输模块的异常进行处理的过程，从而缩短了所 述芯片端数据传输模块的异常处理延时。需要说明的是，本发明实施例中所述片外逻辑器件可以有多种，如所述片外逻辑 器件可以是现场可编程门阵列FPGA，或与其相比较为低级的可编程器件如可编程阵列逻辑 器件PAL (programmablearray logic)、通用阵列逻辑器件GAL (generic array logic)以及 可擦除的可编程逻辑器件EPLD (erasable programmable logic device)等，或者所述片外 逻辑器件还可以是能够执行图2所示实施例中各步骤的逻辑器件。本发明实施例中所述数 据传输模块(包括芯片端数据传输模块和片外端数据传输模块)同样可以有多种，例如可 以是串行_解串行器SerDes，或者可以是蓝牙等。
下面的具体实施例以片外逻辑器件选用FPGA、数据传输模块选用SerDes (其中包括芯片端SerDes和FPGA端SerDes)为例来说明所述异常处理方法。应用场景本发明实施例异常处理方法的应用场景如图3所示，在该应用场景中包括两块集 成电路板，其中一块集成电路板上设有芯片以及与芯片位于同一侧的芯片端SerDes，另一 块集成电路板上设有FPGA以及与FPGA位于同一侧的FPGA端SerDes。其中，芯片在硬件实 现上可以包括CPU核以及异常处理电路等多个硬件模块。正常情况下，芯片和FPGA之间通过芯片端SerDes和FPGA端SerDes进行业务数据 的传输。其中当芯片端SerDes输出异常信号时，所述异常处理电路可以检测并接收到该异 常信号，且在对该异常信号进行相关处理后(例如，对异常信号中的各个信号进行相或)， 可以利用单独的管脚输出给FPGA。之后，由FPGA来具体确定芯片端SerDes是否产生异常， 并在确定芯片端SerDes产生异常后通过中断信号通知芯片(FPGA将中断信号发送给所述 CPU核)，然后由芯片(具体为CPU核)执行对芯片端SerDes的异常处理。实现流程如图4所示，本实施例的实现流程包括以下步骤。S401，芯片(具体为图3所示的异常处理电路)检测芯片端SerDes是否输出异常 信号，当所述异常处理电路检测到芯片端SerDes输出异常信号时，通过单独的测试管脚向 FPGA发送来自芯片端SerDes的该异常信号。其中，所述异常信号包括SerDes IP的PLL unlock信号、SerDesIP上报的LOS 信号、8B10B译码错误信号和FIFO异常信号中的至少一个信号。具体地，SerDes IP的PLL unlock信号指的是串行-解串行IP的锁相环(PLL，Phase-Locked Loop)失锁信号；SerDes IP上报的LOS信号指的是发生信号丢失(L0S，Loss Of Signal)时串行-解串行器IP上 报的信号丢失信号；FIFO异常信号指的是发生异步先进先出(FIFO，First In First Out) 异常时产生的异步先进先出异常信号，该异步先进先出异常是由所述芯片端SerDes接收 时钟异常或者发送时钟异常造成的。需要说明的是，在使用过程中所述芯片端SerDes可能 还会发生其他异常，从而产生除上述四个异常信号之外的其他异常信号。但基本上这些其 他异常信号都由上述四个异常信号直接或间接引发的，这样上述四个异常信号就基本上涵 盖了所述芯片端SerDes可能出现的所有异常。本实施例中向FPGA发送来自芯片端SerDes的该异常信号可以有以下四种方法第一种方法，对串行-解串行器IP的锁相环失锁信号、串行-解串行器IP上报 的信号丢失信号、8B10B译码错误信号和异步先进先出异常信号进行相或，并通过第一管脚 (如图3中的测试管脚)向FPGA发送相或后的信号。这样，当所述异常处理电路检测到芯片端SerDes输出上述四个异常信号中的一 个异常信号时，例如串行-解串行器IP的锁相环失锁信号，则该串行-解串行器IP的锁相 环失锁信号的值为1、而其余三个信号的值为0，所述异常处理电路对该四个异常信号进行 相或后得到的信号的值为1，然后所述异常处理电路将这个值为1的信号通过测试管脚发 送给FPGA。第二种方法，对串行_解串行器IP的锁相环失锁信号、串行_解串行器IP上报的 信号丢失信号、8B10B译码错误信号和异步先进先出异常信号中的至少两个信号进行相或，通过第一管脚向片外逻辑器件发送相或后的信号以及通过其他管脚发送其余信号。例如，所述异常处理电路可以对串行-解串行器IP的锁相环失锁信号和串行-解串行器IP上报的信号丢失信号进行相或，然后将相或后得到的信号通过第一管脚发送给 FPGA，将8B10B译码错误信号通过另一个管脚发送给FPGA，再将异步先进先出异常信号通 过再一个管脚发送给FPGA。这样，如果在这三个管脚传输过来的信号中，其中一个的值为 1，则FPGA就可以确定其接收到了异常信号。第三种方法，对串行_解串行器IP的锁相环失锁信号、串行_解串行器IP上报的 信号丢失信号、8B10B译码错误信号和异步先进先出异常信号中的至少两个信号进行相或 得到第一相或信号，并对其余信号进行相或得到第二相或信号，通过第一管脚向片外逻辑 器件发送所述第一相或信号和通过第二管脚向片外逻辑器件发送所述第二相或信号。例如，所述异常处理电路可以对串行-解串行器IP的锁相环失锁信号和串行-解 串行器IP上报的信号丢失信号进行相或得到第一相或信号，并对8B10B译码错误信号和异 步先进先出异常信号进行相或得到第二相或信号，然后将所述第一相或信号通过第一管脚 发送给FPGA，并将所述第二相或信号通过第二管脚发送给FPGA。第四种方法，通过不同的管脚向片外逻辑器件分别独立发送串行-解串行器IP的 锁相环失锁信号、串行-解串行器IP上报的信号丢失信号、8B10B译码错误信号和异步先进 先出异常信号。即，通过四个管脚分别一一对应地向FPGA发送上述四个异常信号。S402, FPGA接收来自芯片端SerDes的异常信号。该异常信号具体为由所述异常 处理电路发送给FPGA的异常信号。S403,当FPGA确定在第一预设时间内持续接收来自所述芯片端SerDes的异常信 号时，确定所述芯片端SerDes发生异常。其具体的确定过程如下S4031，在首次接收到来自所述芯片端SerDes的异常信号后的下一个计数使能脉 冲到来时开始进行加法计数；其中该计数使能脉冲可以是周期为IOms的脉冲，如图5所示，该计数使能脉冲 在0ms、10ms、20ms及30ms等时刻时发出脉冲，当FPGA在5ms时刻首次接收到来自芯片端 SerDes的异常信号后，并不立即开始计数，而是在IOms时刻的脉冲到来时开始计数，此时 FPGA的计数器加1。本实施例中该计数使能脉冲的周期也可以根据需要而选择其他的值。S4032，在FPGA的加法计数开始后的所述第一预设时间内，当相邻的每个时钟时 刻均接收到来自所述芯片端SerDes的异常信号时，持续进行加法计数，此时FPGA确定在 所述第一预设时间内持续接收来自所述芯片端SerDes的异常信号，从而确定所述芯片端 SerDes发生异常。其中FPGA的计数器的时钟周期并不与计数使能脉冲的周期相同，且步骤S4032中 所述的每个时钟时刻指的是FPGA的计数器的时钟时刻。所述第一预设时间可以包括多个 计数使能脉冲(即，包括多个10ms)，例如可以包括64个、32个或8个等。这样当在该第一 预设时间内，如果FPGA的计数器连续进行加法计数，就可以确定在该第一预设时间内来自 芯片端SerDes的信号持续为异常信号。否则，如果在该第一预设时间内，当至少一个时钟时刻未接收到来自芯片端 SerDes的异常信号时，在该时钟时刻FPGA的计数器的计数值清零。此后，如果FPGA再次接 收到异常信号，则FPGA的计数器从首次接收到异常信号后的下一个计数使能脉冲到来时开始重新进行加法计数。这样可以排除芯片端偶然的时钟异常或者干扰引起的异常，避免后续频繁复位所述芯片端SerDes而使业务受到影响。其中需要说明的是，本实施例中FPGA确定是否在第一预设时间内持续接收来自 所述芯片端SerDes的异常信号并不局限于步骤S4031和S4032中所述的方法，也可以从首 次接收到来自芯片端SerDes的异常信号时FPGA的计数器就开始进行加法计数，如果在第 一预设时间内FPGA的计数器在每个时钟时刻持续进行加法计数，则确定FPGA在第一预设 时间内持续接收来自所述芯片端SerDes的异常信号。S404,当确定在第一预设时间内持续接收来自芯片端SerDes的异常信号时，FPGA 向芯片发送中断信号，以便所述芯片根据所述中断信号复位所述芯片端SerDes0其中，如果所述异常信号是FPGA在上一次向芯片发送中断信号起的第二预设时 间间隔之后的所述第一预设时间内持续接收到的，还要执行步骤S408，需要说明的是，执行 步骤S404和执行步骤S408没有严格的时间顺序，可以先执行步骤S404，也可以先执行步骤 S408，或者同时执行步骤S404和步骤S408。S405，芯片(具体为图3所示的CPU核)接收FPGA发送的中断信号，并对所述中 断信号进行相关处理。有以下两种相关处理方式。第一种相关处理方式，所述CPU核判断本次接收中断信号的时间与上次接收中断 信号的时间之间的间隔是否大于或等于第四预设时间间隔，如果大于或等于第四预设时间 间隔，则所述CPU核根据所述中断信号复位所述芯片端SerDes。之所以对两次接收到中 断信号的时间间隔进行判断是因为，从芯片上次接收到中断信号并对中断信号进行处理， 之后根据处理结果向芯片端SerDes发出复位指示，直到芯片端SerDes复位完成需要一定 的时间。因此需要为芯片设定所述第四预设时间间隔，以避免芯片在正处于复位芯片端 SerDes的过程中时又接收到中断信号，从而导致芯片端SerDes频繁复位，影响业务的顺利 进行。其中，所述第四预设时间间隔可以根据实际的使用情况进行选择，例如可以选择为 IOms0第二种相关处理方式，首先所述CPU核判断本次接收中断信号的时间与上次接收 中断信号的时间之间的间隔是否大于或等于第四预设时间间隔(这与第一种相关处理方 式中相同)。其次当大于或等于第四预设时间间隔时，所述CPU核检测当前时刻所述芯片端 SerDes是否还在输出异常信号；本实施例中，可以将上述四个异常信号的值分别存储在不 同的寄存器中并不断更新，这样所述CPU核可以轮询各寄存器以获得上述四个异常信号的 值。例如，在轮询各寄存器后获得至少一个寄存器中存储的值为1时，就判定当前时刻所述 芯片端SerDes还在输出异常信号。最后，如果当前时刻还在输出异常信号，则所述CPU核 根据所述中断信号复位所述芯片端SerDes。另一方面，如果当前时刻不在输出异常信号，则 表明所述芯片端SerDes的异常已经修复，此时不需要再对所述芯片端SerDes进行复位。S406，芯片根据步骤S405中对所述中断信号的相关处理结果复位所述芯片端 SerDes，其中复位芯片端SerDes的过程就是对芯片端SerDes进行异常处理的过程。S407,芯片记录芯片端SerDes复位的次数；通过芯片的记录可以得知所述芯片端SerDes的异常通过对该芯片端SerDes的 复位是否得到解决。在第五预设时间内(该时间可根据实际情况设定)，如果记录芯片端 SerDes复位的次数超过第五预设值(如10次)，则表明芯片端SerDes的异常没有解决，此时可由芯片向用户上报重大错误，或者由芯片对芯片端SerDes执行硬复位。S408，其中，如果所述异常信号是FPGA在向芯片发送中断信号起的第二预设时间间隔之后的所述第一预设时间内持续接收到的，则FPGA向FPGA端SerDes发送复位信号以 复位所述FPGA端SerDes。本步骤描述是在FPGA向芯片发送中断信号，芯片根据该中断信号对芯片端 SerDes进行复位之后，FPGA再次在第一预设时间内持续接收到来自芯片端SerDes异常信 号的情况，此时可以得知通过上一次的复位并没有解决芯片端SerDes的异常，因此FPGA需 要再次向芯片发送中断信号。而除此之外，FPGA还要向FPGA端SerDes发送复位信号，以 此来对所述FPGA端SerDes进行复位，以排除FPGA的接收异常是由FPGA端SerDes异常导 致的情况。其中复位所述FPGA端SerDes的过程是对FPGA端SerDes的异常进行处理的过 程。设置第二预设时间间隔是由于，在复位芯片端SerDes的过程中FPGA可能仍然会 接收到来自芯片端SerDes的异常信号，此时如果FPGA根据这一过程中接收的异常信号再 次向芯片发送中断信号，则会导致芯片端SerDes频繁复位，从而使业务受到影响。S409, FPGA 记录 FPGA 端 SerDes 复位的次数。通过FPGA的记录可以得知FPGA端SerDes的异常是否得到解决。在第三预设时 间内(该时间可根据实际情况设定)，如果记录的FPGA端SerDes复位的次数超过第三预设 值(如10次)，则表明FPGA端SerDes的异常没有解决，此时可由FPGA向用户上报重大错 误，或者由FPGA对FPGA端SerDes执行硬复位。此后，如果FPGA确定在一段预设时间内持续接收来自芯片端SerDes的异常信号 时，可以重复执行上述步骤S401至S409。本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以 通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一计算机可读取存储介质 中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，所述的存储介质可为磁 碟、光盘、只读存储记忆体(Read-Only Memory, ROM)或随机存储记忆体(Random Access Memory, RAM)等。而且上述实施例方法中的全部或部分流程可以通过软件编程来实现，这与纯粹通 过硬件实现相比设计更加灵活。综上所述，本发明实施例提供的异常处理方法，由于所述片外逻辑器件能够在第 一预设时间内持续接收来自芯片端数据传输模块的异常信号时，确定所述芯片端数据传输 模块发生异常并向芯片发送中断信号，这样芯片就能够快速得知芯片端数据传输模块发生 了异常，而不是依靠高层软件的告警处理才能得知，之后芯片根据所述中断信号复位所述 芯片端数据传输模块，该复位过程就是对芯片端数据传输模块的异常进行处理的过程，从 而缩短了所述芯片端数据传输模块的异常处理延时。如图6所示，本发明实施例还提供了一种片外逻辑器件，包括接收单元601，用于接收来自芯片端数据传输模块的异常信号；确定单元602，用于当确定在第一预设时间内持续接收来自所述芯片端数据传输 模块的异常信号时，确定所述芯片端数据传输模块发生异常；发送单元603，用于向芯片发送中断信号，以便所述芯片根据所述中断信号复位所述芯片端数据传输模块。具体而言，如图7所示，所述确定单元602包括 计数模块6021，用于在首次接收到来自所述芯片端数据传输模块的异常信号后的 下一个计数使能脉冲到来时开始进行加法计数，并在所述加法计数开始后的第一预设时间 内，当相邻的每个时钟时刻均接收到来自所述芯片端数据传输模块的异常信号时，持续进 行加法计数；其中该计数模块6021可以为所述片外逻辑器件的计数器，且所述计数器的工 作过程与图4所示实施例中FPGA的计数器的工作过程相同。确定模块6022，用于在所述计数模块持续进行加法计数时，确定在所述第一预设 时间内持续接收来自所述芯片端数据传输模块的异常信号。从图7可看出，除上述各单元和模块之外，所述片外逻辑器件还包括复位单元604，如果所述异常信号是在向所述芯片发送中断信号起的第二预设时 间间隔之后的所述第一预设时间内持续接收到的，所述复位单元604用于向片外端数据传 输模块发送复位信号以复位所述片外端数据传输模块。记录单元605，用于记录所述片外端数据传输模块复位的次数。通过记录单元605 的记录可以得知FPGA端SerDes的异常是否得到解决。此外，所述片外逻辑器件还可以包括上报单元606，如果FPGA端SerDes的异常没 有得到解决，则上报单元606用于在第三预设时间内记录的所述复位次数超过第三预设值 时向用户上报错误。或者在本发明的其他实施例中所述片外逻辑器件还可以包括硬复位单元607(如 图7中虚线所示)，如果FPGA端SerDes的异常没有得到解决，则硬复位单元607用于在第 三预设时间内记录的所述复位次数超过第三预设值时硬复位所述片外端数据传输模块。上述第三预设时间和第三预设值可以根据情况设定，如第三预设时间可以设置为 1000s，而第三预设值可以设置为10次。本发明实施例提供的片外逻辑器件能够在第一预设时间内持续接收来自芯片端 数据传输模块的异常信号时，确定所述芯片端数据传输模块发生异常并向芯片发送中断信 号，这样芯片就能够快速得知芯片端数据传输模块发生了异常，而不是依靠高层软件的告 警处理才能得知，之后芯片根据所述中断信号复位所述芯片端数据传输模块，该复位过程 就是对芯片端数据传输模块的异常进行处理的过程，从而缩短了所述芯片端数据传输模块 的异常处理延时。此外，如图8所示，本发明实施例还提供了一种芯片，包括检测单元801，用于检测芯片端数据传输模块是否输出异常信号；发送单元802，用于向片外逻辑器件发送来自所述芯片端数据传输模块的异常信 号；接收单元803，用于接收来自所述片外逻辑器件的中断信号，所述中断信号为所述 片外逻辑器件响应于所述异常信号而发出的；复位单元804，用于根据所述中断信号复位所述芯片端数据传输模块。其中在硬件实现上图3所示的异常处理电路可以包括检测单元801和发送单元 802，图3所示的CPU核可以包括接收单元803和复位单元804。具体如图9所示，所述芯片还包括时间间隔判断单元805，用于判断本次接收中断信号的时间与上次接收中断信号的时间之间的间隔是否大于或等于第四预设时间间隔。当所述时间间隔判断单元805确定所述间隔大于或等于第四预设时间间隔时，所述复位单元 804直接根据所述中断信号复位所述芯片端数据传输模块。或者在本发明的其他实施例中，所述芯片除包括时间间隔判断单元805外，还包 括当前异常检测单元806(如图9中虚线所示)，用于时间间隔判断单元805确定所述间 隔大于或等于第四预设时间间隔时，检测当前时刻所述芯片端数据传输模块是否还在输出 异常信号，如果当前时刻所述芯片端数据传输模块还在输出异常信号，则所述复位单元804 根据所述中断信号复位所述芯片端数据传输模块。其中，所述当前异常检测单元806检测 当前时刻所述芯片端数据传输模块是否还在输出异常信号的过程，与图4所示实施例中所 述CPU核检测所述芯片端SerDes是否还在输出异常信号的过程相同。具体来说，在硬件实现上所述时间间隔判断单元805和当前异常检测单元806可 以由图3所示的CPU核实现。此外从图9可看出，所述芯片还包括记录单元807，用于记录所述芯片端数据传输模块复位的次数。通过记录单元807 的记录可以得知芯片端SerDes的异常是否得到解决。此外所述芯片还可以包括上报单元808，如果芯片端SerDes的异常没有得到解 决，则上报单元808用于在第五预设时间内记录的所述复位次数超过第五预设值时向用户 上报错误。 或者在本发明的其他实施例中，所述芯片还可以包括硬复位单元809 (如图9中虚 线所示)，如果芯片端SerDes的异常没有得到解决，硬复位单元809用于在第五预设时间内 记录的所述复位次数超过第五预设值时硬复位所述芯片端数据传输模块。本发明实施例提供的芯片，由于所述片外逻辑器件能够在第一预设时间内持续接 收来自芯片端数据传输模块的异常信号时，确定所述芯片端数据传输模块发生异常并向芯 片发送中断信号，这样芯片就能够快速得知芯片端数据传输模块发生了异常，而不是依靠 高层软件的告警处理才能得知，之后芯片根据所述中断信号复位所述芯片端数据传输模 块，该复位过程就是对芯片端数据传输模块的异常进行处理的过程，从而缩短了所述芯片 端数据传输模块的异常处理延时。如图10所示，本发明实施例还提供了一种异常处理系统，包括片外逻辑器件1001，用于接收来自芯片端数据传输模块的异常信号，当确定在第 一预设时间内持续接收来自所述芯片端数据传输模块的异常信号时，确定所述芯片端数据 传输模块发生异常，并向芯片发送中断信号，以便所述芯片根据所述中断信号复位所述芯 片端数据传输模块；芯片1002，用于检测芯片端数据传输模块是否输出异常信号，并向所述片外逻辑 器件发送来自所述芯片端数据传输模块的异常信号，接收所述片外逻辑器件响应于所述异 常信号所发出的中断信号，并根据所述中断信号复位所述芯片端数据传输模块。本发明实施例提供的异常处理系统，由于所述片外逻辑器件能够在第一预设时间 内持续接收来自芯片端数据传输模块的异常信号时，确定所述芯片端数据传输模块发生异 常并向芯片发送中断信号，这样芯片就能够快速得知芯片端数据传输模块发生了异常，而 不是依靠高层软件的告警处理才能得知，之后芯片根据所述中断信号复位所述芯片端数据传输模块，该复位过程就是对芯片端数据传输模 块的异常进行处理的过程，从而缩短了所 述芯片端数据传输模块的异常处理延时。 以上所述，仅为本发明的具体实施方式
，但本发明的保护范围并不局限于此，任何 熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵 盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。
权利要求
一种异常处理方法，其特征在于，包括接收来自芯片端数据传输模块的异常信号；当确定在第一预设时间内持续接收来自所述芯片端数据传输模块的异常信号时，确定所述芯片端数据传输模块发生异常；向芯片发送中断信号，以便所述芯片根据所述中断信号复位所述芯片端数据传输模块。
2.根据权利要求1所述的异常处理方法，其特征在于，所述确定在第一预设时间内持 续接收来自所述芯片端数据传输模块的异常信号，包括在首次接收到来自所述芯片端数据传输模块的异常信号后的下一个计数使能脉冲到 来时开始进行加法计数；在加法计数开始后的所述第一预设时间内，当相邻的每个时钟时刻均接收到来自所述 芯片端数据传输模块的异常信号时，持续进行加法计数，并确定在所述第一预设时间内持 续接收来自所述芯片端数据传输模块的异常信号。
3.根据权利要求1所述的异常处理方法，其特征在于，如果所述异常信号是在向芯片发送中断信号起的第二预设时间间隔之后的所述第一 预设时间内持续接收到的，则所述方法进一步包括向片外端数据传输模块发送复位信号 以复位所述片外端数据传输模块。
4.根据权利要求3所述的异常处理方法，其特征在于，所述方法进一步包括记录所述片外端数据传输模块复位的次数；如果在第三预设时间内记录的所述复位次数超过第三预设值，则向用户上报错误，或 者硬复位所述片外端数据传输模块。
5.根据权利要求1至4任一项所述的异常处理方法，其特征在于，所述芯片端数据传输 模块为芯片端串行-解串行器，所述异常信号包括串行-解串行器IP的锁相环失锁信号、 串行-解串行器IP上报的信号丢失信号、8B10B译码错误信号和异步先进先出异常信号中 的至少一个信号。
6.根据权利要求3或4所述的异常处理方法，其特征在于，所述片外端数据传输模块为 现场可编程门阵列端串行-解串行器。
7.一种异常处理方法，其特征在于，包括当检测到芯片端数据传输模块输出异常信号时，向片外逻辑器件发送来自所述芯片端 数据传输模块的异常信号；接收来自所述片外逻辑器件的中断信号，所述中断信号为所述片外逻辑器件响应于所 述异常信号而发出的；根据所述中断信号复位所述芯片端数据传输模块。
8.根据权利要求7所述的异常处理方法，其特征在于，在接收来自所述片外逻辑器件 的中断信号之后，且在根据所述中断信号复位所述芯片端数据传输模块之前，所述方法包 括判断本次接收中断信号的时间与上次接收中断信号的时间之间的间隔是否大于或等 于第四预设时间间隔，如果大于或等于第四预设时间间隔，则根据所述中断信号复位所述 芯片端数据传输模块。
9.根据权利要求7所述的异常处理方法，其特征在于，在接收来自所述片外逻辑器件 的中断信号之后，且在根据所述中断信号复位所述芯片端数据传输模块之前，所述方法包 括判断本次接收中断信号的时间与上次接收中断信号的时间之间的间隔是否大于或等 于第四预设时间间隔；如果大于或等于第四预设时间间隔，检测当前时刻所述芯片端数据传输模块是否还在 输出异常信号；如果当前时刻还在输出异常信号，则根据所述中断信号复位所述芯片端数据传输模块。
10.根据权利要求7所述的异常处理方法，其特征在于，在根据所述中断信号复位所述 芯片端数据传输模块之后，所述方法包括记录所述芯片端数据传输模块复位的次数；如果在第五预设时间内记录的所述复位次数超过第五预设值，则向用户上报错误，或 者硬复位所述芯片端数据传输模块。
11.根据权利要求7至10任一项所述的异常处理方法，其特征在于，所述芯片端数据传 输模块为芯片端串行_解串行器；所述异常信号包括串行-解串行器IP的锁相环失锁信号、串行_解串行器IP上报的 信号丢失信号、8B10B译码错误信号和异步先进先出异常信号中的至少一个信号。
12.根据权利要求11所述的异常处理方法，其特征在于，所述向片外逻辑器件发送所 述异常信号包括对串行-解串行器IP的锁相环失锁信号、串行-解串行器IP上报的信号丢失信号、 8B10B译码错误信号和异步先进先出异常信号进行相或，通过第一管脚向片外逻辑器件发 送相或后的信号；或对串行-解串行器IP的锁相环失锁信号、串行-解串行器IP上报的信号丢失信号、 8B10B译码错误信号和异步先进先出异常信号中的至少两个信号进行相或，通过第一管脚 向片外逻辑器件发送相或后的信号以及通过其他管脚发送其余信号；或对串行-解串行器IP的锁相环失锁信号、串行-解串行器IP上报的信号丢失信号、 8B10B译码错误信号和异步先进先出异常信号中的至少两个信号进行相或得到第一相或信 号，并对其余信号进行相或得到第二相或信号，通过第一管脚向片外逻辑器件发送所述第 一相或信号和通过第二管脚向片外逻辑器件发送所述第二相或信号；或通过不同的管脚向片外逻辑器件分别独立发送串行-解串行器IP的锁相环失锁信号、 串行_解串行器IP上报的信号丢失信号、8B10B译码错误信号和异步先进先出异常信号。
13.—种片外逻辑器件，其特征在于，包括接收单元，用于接收来自芯片端数据传输模块的异常信号；确定单元，用于当确定在第一预设时间内持续接收来自所述芯片端数据传输模块的异 常信号时，确定所述芯片端数据传输模块发生异常；发送单元，用于向芯片发送中断信号，以便所述芯片根据所述中断信号复位所述芯片 端数据传输模块。
14.根据权利要求13所述片外逻辑器件，其特征在于，所述确定单元包括计数模块，用于在首次接收到来自所述芯片端数据传输模块的异常信号后的下一个计 数使能脉冲到来时开始进行加法计数，并在所述加法计数开始后的第一预设时间内，当相 邻的每个时钟时刻均接收到来自所述芯片端数据传输模块的异常信号时，持续进行加法计 数；确定模块，用于在所述计数模块持续进行加法计数时，确定在所述第一预设时间内持 续接收来自所述芯片端数据传输模块的异常信号。
15.根据权利要求13或14所述的片外逻辑器件，其特征在于，所述片外逻辑器件还包括 复位单元，如果所述异常信号是在向所述芯片发送中断信号起的第二预设时间间隔之 后的所述第一预设时间内持续接收到的，所述复位单元用于向片外端数据传输模块发送复 位信号以复位所述片外端数据传输模块。
16.根据权利要求15所述的片外逻辑器件，其特征在于，所述片外逻辑器件还包括 记录单元，用于记录所述片外端数据传输模块复位的次数；以及上报单元，用于在第三预设时间内记录的所述复位次数超过第三预设值时向用户上报 错误；或硬复位单元，用于在第三预设时间内记录的所述复位次数超过第三预设值时硬复位所 述片外端数据传输模块。
17.—种芯片，其特征在于，包括检测单元，用于检测芯片端数据传输模块是否输出异常信号； 发送单元，用于向片外逻辑器件发送来自所述芯片端数据传输模块的异常信号； 接收单元，用于接收来自所述片外逻辑器件的中断信号，所述中断信号为所述片外逻 辑器件响应于所述异常信号而发出的；复位单元，用于根据所述中断信号复位所述芯片端数据传输模块。
18.根据权利要求17所述的芯片，其特征在于，所述芯片还包括时间间隔判断单元，用于判断本次接收中断信号的时间与上次接收中断信号的时间之 间的间隔是否大于或等于第四预设时间间隔；所述复位单元具体用于当所述时间间隔判断单元确定所述间隔大于或等于第四预设 时间间隔，根据所述中断信号复位所述芯片端数据传输模块。
19.根据权利要求17所述的芯片，其特征在于，所述芯片还包括时间间隔判断单元，用于判断本次接收中断信号的时间与上次接收中断信号的时间之 间的间隔是否大于或等于第四预设时间间隔；当前异常检测单元，用于当所述间隔大于或等于第四预设时间间隔，检测当前时刻所 述芯片端数据传输模块是否还在输出异常信号；所述复位单元具体用于如果当前时刻所述芯片端数据传输模块还在输出异常信号，根 据所述中断信号复位所述芯片端数据传输模块。
20.根据权利要求17所述的芯片，其特征在于，所述芯片还包括 记录单元，用于记录所述芯片端数据传输模块复位的次数；以及上报单元，用于在第五预设时间内记录的所述复位次数超过第五预设值时向用户上报 错误；或硬复位单元，用于在第五预设时间内记录的所述复位次数超过第五预设值时硬复位所 述芯片端数据传输模块。
21. 一种异常处理系统，其特征在于，包括片外逻辑器件，用于接收来自芯片端数据传输模块的异常信号，当确定在第一预设时 间内持续接收来自所述芯片端数据传输模块的异常信号时，确定所述芯片端数据传输模块 发生异常，并向芯片发送中断信号，以便所述芯片根据所述中断信号复位所述芯片端数据 传输模块；芯片，用于检测芯片端数据传输模块是否输出异常信号，并向所述片外逻辑器件发送 来自所述芯片端数据传输模块的异常信号，接收所述片外逻辑器件响应于所述异常信号所 发出的中断信号，并根据所述中断信号复位所述芯片端数据传输模块。
全文摘要
本发明公开了一种异常处理方法、系统及片外逻辑器件和芯片，涉及通信技术领域，为缩短芯片端数据传输模块的异常处理的延时而发明。所述异常处理方法包括接收来自芯片端数据传输模块的异常信号；当确定在第一预设时间内持续接收来自所述芯片端数据传输模块的异常信号时，确定所述芯片端数据传输模块发生异常；向芯片发送中断信号，以便所述芯片根据所述中断信号复位所述芯片端数据传输模块。本发明可用于处理数据传输模块发生的异常。
文档编号G06F11/07GK101853192SQ20101018725
公开日2010年10月6日 申请日期2010年5月31日 优先权日2010年5月31日
发明者何颖天, 孟庆峰, 苏健 申请人:华为技术有限公司