并入有阻挡层的1S1R存储单元的制作方法
非易失性存储器(NVM)是广泛用在微电子产业中的存储器的形式。迄今为止，NVM的主要形式已经为闪速存储器(例如，NAND、NOR等等)。然而，许多替代的NVM技术在下一代器件的发展之下。对于下一代NVM技术的一种考虑是其可以多容易与CMOS逻辑电路集成。嵌入式非易失性存储器(e-NVM)是与逻辑器件(例如，在CMOS技术中制造)在片上集成的非易失性存储器。因此e-NVM与独立式NVM不同，在独立式NVM中，存储器阵列在专用于存储器的衬底上被制造。嵌入式NVM有利地消除了对处理器与片外存储器之间的芯片间通信的需要，并因此实现了对在片上实现的任何逻辑单元以及e-NVM(例如，CPU的核、图形处理器执行单元等等)的高速数据访问和宽的总线宽度的性能。
关于各种NVM技术，电阻式存储器技术针对分立和e-NVM应用两者继续表明是大有前途的。在电阻式存储器(例如电阻随机存取存储器(ReRAM或RRAM))中，位单元通常包括可切换的相对绝缘的存储器材料设置在两个相对较导电的电极之间的两端器件。在位单元内，存储器材料可以在两种不同状态之间切换：高电阻状态(HRS)，其可以代表关闭或0状态；以及低电阻状态(LRS)，其可以代表打开或1状态。典型地，重置过程用于使用重置电压来将ReRAM器件切换到HRS，并且设置过程用于使用设置电压来将ReRAM器件切换到LRS。
对于电阻式存储器技术的重要度量之一是编程电压。由于在现有技术CMOS中发现的有限的操作电压(例如，Vcc<0.9V)，获得足够低的编程电压对于e-NVM应用是尤其具有挑战性的。
针对低编程电压的许多ReRAM器件架构已经被高的潜通路泄漏困扰。如果位单元关闭状态泄漏太高，则大的纵横制(cross-bar)阵列可能消耗太多功率。一些混合ReRAM位单元架构还包含薄膜选择器元件(1S)以及电阻式存储器元件(1R)，以便以与选择器元件相关联的编程电压开销的一些代价减少关闭状态的泄漏。这种“1R1S”位单元架构可以用许多存储器元件技术中的任何技术单片集成的许多选择器元件技术中的任何技术来实现。
针对电阻式存储器技术的重要度量中的另一个是位单元可靠性。可靠性通常被描述有多个设置/重置周期的特征。对于商业应用，位单元可能需要在百万或更多的周期上显示稳定性。
附图说明
在附图中通过示例的方式而不是通过限制的方式示出了本文中所描述的材料。为了说明的简单和清楚，附图中所示的元件并不必须按比例绘制。例如，为了清楚，一些元件的尺寸可以相对于其它元件放大。此外，在被认为是适当的情况下，已经在附图中重复了附图标记以指示对应的或类似的元件。在附图中：
图1A是根据实施例的包含位于选择器元件与存储器元件之间的阻挡部的薄膜1S1R位单元的电路原理图；
图1B是根据实施例的示出薄膜1S1R位单元的I-V响应的图，所述薄膜1S1R位单元包含位于选择器元件与存储器元件之间的阻挡部；
图2A是根据实施例的包含位于选择器电介质材料与存储器氧化物材料之间的体导电氧化物阻挡部材料的薄膜1S1R位单元的截面视图；
图2B是根据实施例的包含位于选择器电介质材料与存储器氧化物材料之间的非氧化物金属化合物的薄膜1S1R位单元的截面视图；
图3A和图3B是根据实施例的包含位于选择器电介质材料与存储器氧化物材料之间的多层阻挡部的薄膜1S1R位单元的截面视图；
图4是根据实施例的包含位于选择器电介质材料与存储器氧化物材料之间的导电氧化物阻挡部的非平面薄膜1S1R位单元的截面视图；
图5是根据实施例的示出叠置式薄膜1S1R位单元的截面视图；
图6是根据实施例的示出形成包含位于选择器氧化物材料与存储器氧化物材料之间的阻挡部的薄膜1S1R位单元的方法的流程图；
图7是根据实施例的示出形成包含位于选择器氧化物材料与存储器氧化物材料之间的多层阻挡部的薄膜1S1R位单元的方法的流程图；
图8是根据实施例的包括多个薄膜1S1R位单元的NVM的原理图，所述多个薄膜1S1R位单元包含位于选择器元件与存储器元件之间的阻挡部；
图9示出了根据实施例的e-NVM的截面；
图10示出了根据本发明的实施例的示出采用包括具有1S1R位单元的e-NVM的SoC的移动计算平台和数据服务器机器，所述1S1R位单元包括位于选择器元件与存储器元件之间的阻挡部；以及
图11是根据本发明的实施例的电子计算设备的功能性框图。
具体实施方式
参考附图描述了一个或多个实施例。尽管详细描绘和讨论了具体构造和布置，但应当理解的是，其仅用于说明性目的。相关领域技术人员将认识到，在不脱离本说明书的精神和范围的情况下，其它构造和布置是可能的。对于相关领域技术人员将显而易见的是，除了本文中详细描述的系统和应用以外，本文中所描述的技术和/或布置可以用在各种其它系统和应用中。
在以下具体实施方式中参考了附图，附图形成了本文的部分并示出了示例性的实施例。此外，将理解的是，在不脱离所要求保护的主题的范围的情况下可以利用其它实施例并可以作出结构和/或逻辑改变。还应当指出，方向和参考(例如，上、下、顶、底等等)可仅用于促进对附图中的特征的描述。因此，以下具体实施方式并非以限制性的意义来理解，并且所要求保护的主题的范围仅通过所附权利要求及它们的等同形式来限定。
在以下描述中，阐述了许多具体细节。然而，对于本领域技术人员将显而易见的是，可以在没有这些具体细节的情况下实践本发明。在一些实例中，用框图形式而不是详细示出了公知的方法和设备，以避免使本发明难以理解。在整个说明书中对“实施例”或“一个实施例”的引用表示结合实施例描述的特定特征、结构、功能、或特性包括在本发明的至少一个实施例中。因此，在整个说明书中的不同地方出现的短语“在实施例中”或“在一个实施例中”并不一定指代本发明的相同实施例。此外，在一个或多个实施例中，特定特征、结构、功能、或特性可以以任何适合的方式进行组合。例如，第一实施例可以与第二实施例进行组合，其中与这两个实施例相关联的特定特征、结构、功能、或特性并不是相互排斥的。
如本发明的实施例和所附权利要求中所使用的，单数形式“一”、“一个”和“所述”旨在也包括复数形式，除非上下文另外明确指示。还将理解的是，如本文中所使用的术语“和/或”指代和包括相关联的列出项目中的一个或多个项目的任何和所有可能的组合。
术语“耦合”和“连接”连同它们的派生词可以在本文中用于描述部件之间的功能或结构关系。应当理解的是，这些术语并非旨在作为彼此的同义词。相反，在具体实施例中，“连接”可以用于指示两个或更多个元件彼此直接物理、光、或电接触。“耦合”可以用于指示两个或更多个元件彼此直接或间接(在它们之间具有其它中间元件)物理或电接触，和/或两个或更多个元件彼此协作或相互作用(例如，如在因果关系中)。
如本文中所使用的术语“在……之上”、“在……之下”、“在……之间”以及“在……上”指代一个部件或材料相对于其它部件或材料的相对位置，其中，这种物理关系是值得注意的。例如在材料的背景中，设置在另一种材料之上或之下的一种材料或材料可以与一种或多种中间材料直接接触或可以具有一种或多种中间材料。此外，设置在两种材料或材料之间的一种材料可以与两层直接接触或可以具有一个或多个中间层。相反，“在”第二材料或材料“之上”的第一材料或材料与该第二材料/材料直接接触。将在部件组件的背景中作出类似的区分。
如本说明书和权利要求书中所使用的，通过术语“……中的至少一个”或“……中的一个或多个”进行连接的一列项可以表示所列出的项的任意组合。例如，短语“A、B或C中的至少一个”可以表示A；B；C；A和B；A和C；B和C；或A、B和C。
本文中所描述的是包含位于选择器元件与存储器元件之间的阻挡部的薄膜1S1R位单元。也描述了包含这样的位单元的器件和形成这些位单元的方法。在实施例中，选择器元件和存储器元件均为电介质材料，并且有利地为氧化物。位于选择器元件与存储器元件之间的是阻挡部，其用于减小选择器材料和存储器材料的混合和/或反应。然而，由位单元在操作期间经历的热和/或电场应力用于以可能限制1S1R叠置体的可靠性的方式驱动选择器和存储器薄膜材料的混合和/或反应，已经发现的是，将具有适合的材料属性的阻挡层添加到1S1R叠置体中会显著延长位单元的操作寿命。根据本文中所例示的实施例的NVM器件因此可以具有有利地高的持续时间(例如，设置/重置周期计数)。如以下进一步描述的，阻挡部层可以包括具有与选择器元件和存储器元件的(多种)材料组分不同的材料组分的一个或多个材料层。也如以下所描述的，本文中描述的示例性1S1R叠置体可以容易地适于各种平面和非平面NVM和e-NVM架构。
图1A是根据实施例的包含位于选择器元件125与存储器元件115之间的阻挡部120的薄膜1S1R位单元100的电路原理图。薄膜选择器元件125、薄膜存储器元件115、和薄膜阻挡部120电串联。一对电极耦合到位单元100的相对端，而阻挡部120电浮置(float)(即，不连接到地或V单元)。存储器元件115可以在高电阻状态与低电阻状态之间切换以储存与双稳态位单元状态相关联的“1”或“0”中的一个。选择器元件125以减小包括多个位单元100的阵列内的潜通路泄漏的方式允许对存储器元件115的访问。选择器元件125因此共享访问晶体管的功能中的一些功能，但是显著地更加可扩展。图1B是根据实施例的示出薄膜1S1R位单元100的I-V响应的图。如示出的，1S1R位单元100是双向的。选择器元件125与阈值电压Vth相关联，当处于“OFF”状态时，在阈值电压Vth下，位单元电流I处于某个额定泄漏等级。在阈值电压Vth之上，处于“ON”状态的选择器元件125通过某个阈值电流I，其基本上线性地增加以实现在读电压Vr下对存储器元件115的状态的读取，以及在较高的电压幅度下的存储器元件115的状态(例如，设置/重置)的过渡。
在实施例中，存储器元件115包括存储器氧化物材料，其有利地是可以以体或薄膜形式导电的无定形材料，和/或能够经受绝缘体-金属过渡(例如，莫特过渡、电荷感应过渡等等)。对于其中材料以体或薄膜形式导电的导电氧化物实施例中，电阻却在LRS与HRS之间显著变化。在另外的实施例中，选择器元件125包括选择器氧化物材料，其有利地经受绝缘体-金属过渡。替代地，非氧化物选择器元件的实施例是基于硫化物的。这些非氧化物电介质材料中的一些(例如CuTe)显示类似的IV开关特性，虽然它们可能缺乏在由有利的选择器氧化物材料显示的强制电压IV扫描中的明显梯度增加I-V。
阻挡部120可以被并入到薄膜电阻式存储器架构的宽阵列中，在该架构中，任何已知的选择器元件材料可以与任何已知的存储器元件材料合并在一起，以形成薄膜1S1R叠置体。在两种有源(可切换的)材料邻近、暴露于几乎相同的操作环境的情况下，这种阻挡部是有用的，并且一个可切换元件的动作可能随着时间或设置/重置周期不利地影响其它可切换元件的动作。在存储器元件是氧化物材料的情况下，根据实施例的阻挡部是有利的，其中在存储器和选择器元件两者是具有不同组分的薄膜氧化物材料的情况下，阻挡部是尤其有利的。对于这些实施例，发明者理解，氧化物薄膜将尤其受到与基于氧化物的1S1R系统相关联的、来自由局部焦耳加热驱动的增强固态扩散和/或来自由高峰场驱动的种类漂移的混合的影响。
由于一种或两种材料的不同功能逐渐消失，或者由于寄生混合层的潜在形成随着时间引发较大的压降致使可用的工作电压不足以使1S1R叠置体起作用，因此混合可能不利于基于氧化物的1S1R叠置体的稳定性。选择器与存储器材料之间的物理接触造成了甚至更多关注，其中第一材料(例如，存储器氧化物)中的种类易受与第二材料(例如，选择器氧化物)中的种类的化学反应的影响。由于化合价和离子性可能在存储器氧化物与选择器电介质之间变化，因此在器件操作期间提供的活化能可能将材料界面驱动到较高稳定性的状态中。因此，尽管阻挡部引起与归因于阻挡部的任何附加电阻相关联的一些位单元操作开销，以及与归因于阻挡部的附加薄膜叠置体复杂性相关联的一些位单元制造开销，但是具有特定微结构、厚度、和/或组分的阻挡部可以提供在基于氧化物的1S1R存储器单元持续时间中的显著提高。在某些实施例中，阻挡部层可以将1S1R单元持续时间增加至少两个、以及有利地三个数量级。
在示例性实施例中，阻挡部120具有一种或多种薄膜材料，这些薄膜材料在位单元100的操作电压扫描上保持基本上恒定且双向的电阻(即，阻挡部120是钝化的、不可切换的、非校正的)。如图1B中所示出的，相对于仅包括直接串联连接到选择器元件125的存储器元件115的1S1R叠置体，包括阻挡部120的1S1R叠置体的电阻额定增加了Δm。在有利的实施例中，阻挡部120的电阻贡献是小的，例如小于在V读下的存储器元件115和选择器元件125的串联相加的电阻。小的阻挡部电阻RB有利地减小了跨阻挡部下降的电压，保持位单元100的有源部分的供应电压。在一个有利的实施例中，当存储器元件115处于线性、导电状态时，阻挡部120具有的对电流I的电阻RB小于与存储器元件115相关联的电阻RM。在另外的实施例中，RB小于30％的RM，并且理想地小于20％的RM。电阻RB是阻挡部薄膜厚度和阻挡部电阻率两者的函数。当在低场下进行测量时，示例性阻挡部的实施例具有在0.1mOhm cm至10Ohm cm的范围内的材料电阻率。
在另外的实施例中，阻挡部120也是良好的固态扩散阻挡部。为此，阻挡部120理想地是无定形的，但是如果不是无定形的，阻挡部120的晶粒结构有利地为穿过阻挡部120的厚度的非柱状，以较好地抵抗邻近材料的混合。阻挡部的膜的抗混合能力通常随着厚度增加。然而，由于低阻挡部电阻的优点，因此阻挡部可能不是任意厚的。在示例性实施例中，阻挡部具有在2-20nm或更大的范围内的膜厚度(例如，图2A中的z高度)，如被特定阻挡部的电阻率、位单元供应电压预算、以及存储器元件所需的设置/重置电压所允许的。在供应电压不大于1V的一个有利的实施例中，阻挡部小于20nm。
在实施例中，薄膜1S1R位单元阻挡部包括体导电金属氧化物、非氧化物金属化合物中的至少一个。图2A是被设置在衬底205之上的薄膜1S1R位单元201的截面视图。位单元201包含位于存储器氧化物材料215与选择器电介质材料225之间的体导电氧化物阻挡部材料221。图2B是根据替代示例的包含位于存储器氧化物材料215与选择器电介质材料225之间的金属氮化物、碳化物、或碳氮化物阻挡部材料222的薄膜1S1R位单元202的截面视图。
首先参考图2A，位单元201被设置在衬底205之上，衬底205可以是已知适于支持薄膜1S1R位单元的任何衬底，例如但不限于：晶体半导体材料，包括但不限于：硅、锗、和SiGe等等；以及无定形材料，包括玻璃、有机聚合物、和塑料等等。在另外的实施例中，衬底205表示线后端(BEOL)层。例如，位单元201可以形成在集成电路(IC)的下层半导体器件层上或上方。如此，衬底205还可以包括一般在IC产业中发现的薄膜层压板(例如，金属、电介质等等)。
设置在衬底205之上的是一对第一和第二电极210、230，它们可以具有相同或不同的组分，并且还可以包括一个或多个薄膜层，如以下进一步描述的。薄膜存储器氧化物(例如，MlxOy)材料215b邻近电极210设置。在所示的实施例中，存储器氧化物材料215被设置为与电极210直接接触。存储器氧化物材料215是在施加相反极性的电压时可以以非易失性方式在高电阻状态与低电阻状态之间改变电阻值的氧化物材料。在一些实施例中，氧化物可以经受可逆金属-绝缘体过渡。在一些实施例中，氧化物材料是以体和/或薄膜形式导电的。在一个示例性实施例中，存储器氧化物材料215是包括化学计量的和亚化学计量的离子氧化物AOx的过渡金属氧化物，其中，A是过渡金属。在某些这样的实施例中，氧化物存储器元件材料是基于阴离子的氧化物材料。基于阴离子的氧化物的非限制性示例包括但不限于，V的氧化物(例如，V2O5)、Nb的氧化物(例如，Nb2O5)、或Cr的氧化物(例如，Cr2O3)、Ta的氧化物(例如，Ta2O5)、Hf的氧化物(例如，HfO2)以及诸如掺杂SnO2的氧化铟之类的三元、四元合金、以及具有来自周期表的相邻列的金属(例如，掺杂Y2O3的ZrO2中的Y、Zr，以及La1-xSrxGa1-yMgyO3中的Sr和La)的氧化物合金。基于阴离子的氧化物也可以是这些相同元素和它们的合金的非化学计量的氧化物。在其它这样的实施例中，氧化物存储器元件材料是基于阳离子的氧化物材料，其示例可以包括但不限于LiMnO2、Li4TiO12、LiNiO2、以及LiNbO3。
存储器氧化物材料225可以具有根据成分、读取、设置/重置电压需要等等大幅变化的膜厚度。在示例性存储器氧化物实施例(例如采用以上所描述的金属氧化物材料中的任何金属氧化物材料的那些实施例)中，存储器氧化物材料具有至少2nm且有利地不大于10nm的薄膜厚度。
邻近电极230的是薄膜选择器电介质(例如，M2xOy)材料225。在所示的实施例中，选择器电介质材料225被设置为与电极210直接接触。在示例性实施例中，选择器电介质材料225是经受易失性绝缘体-金属过渡的氧化物材料，绝缘体-金属过渡在施加足够的偏压时将电阻切换到低值并且在去除偏压时回到高电阻状态。类似于存储器氧化物材料，选择器氧化物材料可以是过渡金属氧化物。选择器氧化物材料的非限制性示例包括VO2、NbO2、Ta2O5、Ti3O5、Ti2O3、以及某些混合的氧化物，例如LaCoO3和SmNiO3。在某些实施例中，选择器电介质材料225具有与存储器氧化物材料215的氧化物组分不同的氧化物组分。在一些这样的实施例中，选择器氧化物和存储器氧化物材料包括相同的金属种类，但处于不同的氧化状态(例如，NbO2选择器氧化物/Nb2O5存储器氧化物、Ti3O5选择器氧化物/TiO2存储器氧化物等等)。替代地，例如基于硫化物的非氧化物选择器实施例也是可能的。
选择器电介质材料225可以具有根据组分(例如，氧化物vs硫化物)、泄漏、和阈值电流限制、阈值电压需求等等大幅变化的膜厚度。通常，较大的膜厚度将具有较小的泄漏，并且因此在一些实施例中，选择器电介质材料225可以比存储器氧化物材料215厚。在示例性选择器氧化物实施例(例如采用以上所描述的金属氧化物材料中的任何材料的那些实施例)中，选择器氧化物材料具有至少2nm且不大于50nm的薄膜厚度。
设置在存储器氧化物材料215与选择器电介质材料225之间的是体导电氧化物阻挡部材料221。如以上提及的，导电氧化物阻挡部材料221属于在体、非薄膜状态中相对导电并且是位单元201内的电钝化系列元素的材料。适合的材料是至少在电阻式存储器位单元201的操作范围内不经受绝缘体-金属过渡的氧化物材料。在示例性实施例中，导电氧化物阻挡部材料221是金红石型过渡金属二氧化物。适于阻挡部221的这种导电氧化物的非限制性示例包括：RuO2、CrO2、WO2、IrO2、PtO2、MoO2、或RhO2。然而，其它选择也是可能的，例如三元合金，包括但不限于铟锡氧化物(即，ITO)。示例性导电氧化物具有在经受1S1R器件特有的电场和热循环时相对稳定的优点。示例性导电氧化物还可以具有良好的扩散阻挡部属性(例如，无定形的、非活性的)，并且因此减小邻近的存储器氧化物215与选择器电介质225之间的混合比率。示例性导电氧化物还具有适度低的电阻率值，使得位单元201能够在低电压下操作(例如，<1V)。
导电氧化物阻挡部材料221可以具有根据所选择的组分的电阻率和对由位单元201在给定应用(例如，分立NVM vs e-NVM)中承受的电压降的限制而大幅变化的膜厚度。通常，较大的导电氧化物阻挡部膜厚度将提供较好的扩散阻挡部。在示例性导电氧化物阻挡部的实施例(例如，采用以上所描述的导电氧化物材料中的任何导电氧化物材料的那些实施例)中，导电氧化物阻挡部材料具有至少2nm、小于50nm、且有利地不大于20nm的薄膜厚度。
接下来参考图2B，位单元202再次设置在衬底205之上并且是设置在两个电极210、230之间的存储器氧化物215和选择器电介质225的薄膜叠置体。存储器氧化物215和选择器电介质225均可以是以上所描述的材料中的任何材料。然而，在图2B中所示的示例性实施例中，金属氮化物、碳化物、或碳氮化物阻挡部材料222将存储器氧化物215与选择器氧化物225物理地分隔开。该阻挡部材料有利地是过渡金属的化合物，并且更有利地是难熔金属的化合物。仅对于以上所描述的导电氧化物阻挡部实施例，适于阻挡部的非氧化物过渡金属化合物保持低电阻率的金属特性，然而也是良好的扩散阻挡部。适合的非氧化物过渡金属化合物的非限制性示例包括：难熔金属氮化物，例如TiN、TaN、和WN；难熔金属碳化物，例如TiC、TaC、WC；以及难熔金属碳氮化物，例如TaCN。
阻挡部材料222可以具有根据所选择的组分的电阻率和对由位单元201在给定应用(例如，分立NVM vs e-NVM)中可以承受的电压降的限制而大幅变化的膜厚度。通常，较大的阻挡部膜厚度将具有稍高的电阻，但也较好地作为扩散阻挡部。在示例性实施例(例如，采用以上所描述的难熔金属化合物中的任何难熔金属化合物的那些实施例)中，难熔金属氮化物/碳化物/碳氮化物阻挡部材料具有至少2nm、小于50nm、且有利地不大于20nm的薄膜厚度。
注意到对阻挡部(例如，低电阻和高混合电阻两者)的功能约束，某些阻挡部的实施例可以采用以多层层压板或叠置体的形式的多个薄膜。在这样的实施例中，以上所描述的导电氧化物阻挡部材料中的一种或多种被层压有以上所描述的导电非氧化物过渡金属阻挡部材料中的一种或多种。图3A和图3B是根据实施例的薄膜1S1R位单元204、205的截面视图，均包含位于存储器氧化物材料215与选择器电介质材料225之间的多层阻挡部220。对于这样的多层实施例，目标在于在不将阻挡部的电阻增加到远超过单层阻挡部的电阻的情况下组合两种不同的阻挡部材料的优点。导电氧化物阻挡部材料的稳定性例如还可以由难熔金属氮化物/碳化物/碳氮化物阻挡部材料的扩散阻挡部属性、和低电阻率来增强。多层阻挡部的微结构还可以具有优于单层阻挡部的优点。例如，无定形导电氧化物材料可以用来破坏难熔金属氮化物/碳化物/碳氮化物阻挡部材料的柱状微结构。
如图3A中所示出的，多层阻挡部220包括直接设置在导电氧化物阻挡部材料221上(与其接触)的非氧化物金属化合物阻挡部材料层222。在其它实施例中，导电氧化物阻挡部材料可以直接设置在金属氮化物、碳化物、或碳氮化物材料上。对于这样的双层实施例，其可以受益于将设置在选择器材料或存储器材料中的底部材料上的导电氧化物阻挡部材料的(如图3A中所示的)制造立场。在选择器和存储器膜中的一个比另一个明显薄的实施例中，其可以受益于将设置在非氧化物阻挡部材料与较薄的选择器/存储器材料之间的导电氧化物阻挡部材料的可靠性立场。
如图3B中所示出的，多层阻挡部220包括直接设置在两个导电氧化物阻挡部材料层221和223之间(与其接触)的金属、非氧化物阻挡部材料层222。对于这样的实施例，导电氧化物阻挡部材料层223可以是以上针对导电氧化物阻挡部材料层221所描述的材料中的任何材料。在有利的实施例中，导电氧化物阻挡部材料层223具有与导电氧化物阻挡部材料层221相同的组分，但是组分可以不同。多层阻挡部材料220可以具有根据各种层组分和层数量大幅变化的总薄膜厚度。在示例性实施例中，图3A和图3B中所示的双层和三层实施例中的任一个实施例都可以具有至少2nm、小于50nm、且有利地不大于20nm的薄膜厚度。
进一步参考图2A、图2B、图3A和图3B中所示的位单元，电极210可以是任何数量的材料层，每层包含碳、金、镍、铂、钯、钒、铬、铱、钽、氮化钽、碳化钽、锰、锌、铪、钛、氮化钛、碳化钛、钨、碳化钨、氮化钨、及其它们的合金中的一种或多种。电极230也可以具有这些材料中的任何材料，尽管在一些实施例中，电极210和220不具有相同组分。例如，邻近存储器氧化物的电极(例如，电极210)可以是钛(或者其化合物)，而邻近选择器电介质的电极(例如，电极230)是诸如W之类的另一种材料(或者其化合物)。在另外的实施例中，至少一个电极包括多层电极叠置体，例如包括具有足够低的电阻的电极体材料(例如，铜)和体电极材料与存储器/选择器材料之间的电极阻挡部材料。
图3B示出了根据一些实施例的多层电极。所示的多层电极当然可以用在缺少多层阻挡部的位单元中，并且反之亦然。如图3B中所示出的，电极210包含电极体材料206和电极阻挡部材料207。电极230类似地包含电极阻挡部材料230和电极体材料232。在示例性实施例中，电极体材料206、232具有相同组分(例如，铜)。在另外的实施例中，电极阻挡部材料231具有与电极阻挡部材料207不同的组分，虽然也可能具有相同组分。在一个有利的实施例中，电极阻挡部材料207具有与设置在1S1R位单元的选择器与存储器氧化物之间的阻挡部材料相同的组分。
在实施例中，非平面1S1R位单元包括存储器与选择器元件之间的阻挡部层。尽管在平面位单元的背景中描绘了图2A-3B中所示的示例性实施例，但是应当指出，相同的薄膜叠置体可以容易地被实施为各种非平面架构。例如，图4是根据非平面实施例的示出非平面薄膜1S1R位单元401的截面视图，非平面薄膜1S1R位单元401包含位于选择器电介质材料225与存储器氧化物材料215之间的导电氧化物阻挡部221。这些薄膜中的每个薄膜都已经沉积在形貌特征侧壁410上，从而使通过位单元401的电流流动的方向基本上与衬底205成平面。为了进一步增大位单元密度，电极的叠置体405可以形成具有设置在每个电极210之间的电介质411的侧壁410。
图5是根据实施例的示出叠置式薄膜1S1R位单元的截面视图。可以通过(竖直地)叠置1S1R位单元来增大电阻式存储器阵列密度。在图5中所示的示例性实施例中，第一1S1R位单元202与第二1S1R位单元202在两条字线505之间背对背叠置。位单元510耦合到电极210，其对于两个位单元是共用的。每个位单元202都包括如以上所描述的金属氮化物、碳化物、或碳氮化物阻挡部材料222。
以上所描述的位单元架构可以通过许多技术来制造。图6是根据实施例的示出形成薄膜1S1R位单元的方法601的流程图，薄膜1S1R位单元包含位于选择器氧化物材料与存储器氧化物材料之间的阻挡部。方法601可以例如用于形成图3B中所示的位单元201。图7是根据实施例的示出形成薄膜1S1R位单元的方法701的流程图，薄膜1S1R位单元包含位于选择器氧化物材料与存储器氧化物材料之间的多层阻挡部。方法701可以例如用于形成图3B中所示的位单元205。
首先参考图6，方法601在操作605开始在衬底之上沉积第一(底部)电极材料。可以在操作605利用适于特定电极组分的本领域中已知的任何沉积工艺，例如但不限于：物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)、电镀和无电镀、以及旋涂技术。
在操作610，薄膜存储器元件或薄膜选择器元件沉积在第一电极材料之上。可以在操作610利用适于特定存储器/选择器元件的本领域中已知的任何沉积工艺，例如但不限于PVD、CVD、和ALD技术。在一个示例性平面实施例中，在操作610采用活性PVD。在一个示例性非平面实施例中，在操作610采用ALD。
在操作620，薄膜阻挡部沉积在操作610所沉积的元件(例如，存储器元件或薄膜选择器元件)之上。可以在操作610利用适于特定阻挡部层的本领域中已知的任何沉积工艺，例如但不限于PVD、CVD、和ALD技术。在一个示例性平面实施例中，在操作620采用活性PVD。在一个示例性非平面实施例中，在操作620采用ALD。
方法601继续操作630，在操作630中存储器元件和选择器元件中的另一个元件(即，未在操作610沉积的元件)沉积在操作620所沉积的阻挡部材料之上。可以在操作630利用适于特定存储器/选择器元件的本领域中已知的任何沉积工艺，例如但不限于PVD、CVD、和ALD技术。在一个示例性平面实施例中，在操作630采用活性PVD。在一个示例性非平面实施例中，在操作630采用ALD。方法601以使用任何常规技术来在操作630所沉积的存储器/选择器元件之上沉积第二电极材料来完成。对于叠置式位单元实施例，可以重复方法601，其中各种操作以相同或相反的顺序执行。
参考针对多层阻挡部实施例的图7，方法701从在操作710接收具有沉积在电极上的选择器/存储器元件的衬底开始。在操作715，沉积体导电氧化物。可以在操作715利用适于所选择的特定导电氧化物阻挡部材料的本领域中已知的任何沉积工艺，例如但不限于PVD、CVD、和ALD技术。在一个示例性平面实施例中，在操作715采用活性PVD。在一个示例性非平面实施例中，在操作715采用ALD。在操作720，包括难熔金属的氮化物、碳化物、或碳氮化物的阻挡层直接沉积在操作715处沉积的导电氧化物上。方法701从在操作725进一步沉积的第二体导电氧化物继续，如在图7中用虚线所指示的，该操作725是可选的。随后在操作730沉积存储器/选择器氧化物材料，并且方法701以通过任何常规的技术在操作740沉积第二(顶部)电极来完成。
图8是根据实施例的包括多个薄膜1S1R位单元802的NVM 801的原理图，每个薄膜1S1R位单元802都包括位于选择器元件S与存储器元件M之间的阻挡部B。每个位单元802都包括双向存储器元件和选择器，它们与设置在它们之间的本文中其它地方所描述的阻挡部实施例中的任何实施例串联连接。阵列805是包括任何数量的位单元802的双向交叉点阵列。每列都与由列选择电路825中的列选择电路驱动的位线相关联。每行都与由行选择电路830中的行选择电路驱动的字线相关联。在操作状态中，R/W控制电路820接收存储器访问请求(例如，来自嵌入存储器的本地处理器或通信芯片)，基于请求生成需要的控制信号(例如，读、写1、或写0)，并控制行和列选择电路825、830。供应电压810、815被控制以提供偏置阵列所需的电压，以有助于对一个或多个位单元802所请求的动作。行和列选择电路825、830跨阵列805施加供应的电压，以访问所选择的(多个)位单元。行选择电路825、列选择电路830、和R/W控制电路820可以用任何已知的技术来实施。在一个示例性实施例中，可用于电压电源810、815以进行写操作的最大供应电压小于1伏特。
图9示出了根据示例性嵌入电阻式存储器实施例的e-NVM 901的截面。如所示的，e-NVM 901包括在衬底205之上与CMOS逻辑单元905单片集成的NVM 801。在该示例性实施例中，NVM 701(包括多个薄膜1S1R位单元，每个都包含位于选择器元件与存储器元件之间的一个或多个阻挡部材料)设置在CMOS逻辑单元905之上，例如作为BEOL膜叠置体的部分。CMOS逻辑单元905可以包括任何已知的金属-氧化物-半导体晶体管(例如，MOSFET)，其中的一个或多个电耦合到NVM 701。
图10示出了根据本发明的实施例的采用具有带1S1R位单元的e-NVM的SoC的移动计算平台和数据服务器机器，所述1S1R位单元包含位于选择器元件与存储器元件之间的阻挡部。服务器机器1006可以是任何商业服务器，例如包括设置在机架内并联网在一起以用于电子数据处理的任何数量的高性能计算平台，在示例性实施例中，其包括封装的单片IC 1050。移动计算平台1005可以是被配置用于电子数据显示、电子数据处理、无线电子数据传输等等中每一个的任何便携式设备。例如，移动计算平台1005可以是平板电脑、智能手机、膝上计算机等等中的任何一个，并可以包括显示屏(例如，电容式、电感式、电阻式、或光触摸屏)、芯片级或封装级集成系统1010、以及电池1015。
不管设置在扩展视图1020中所示的集成系统1010内，还是作为服务器机器1006内的独立式封装芯片，封装式单片IC 1050都包括存储器芯片(例如，RAM)、或包括具有包括阻挡部的1S1R位单元的至少一个NVM(例如，如本文中其它地方所描述的)的处理器芯片(例如，微处理器、多核微处理器、图形处理器等等)。单片IC 1050还可以耦合到板、衬底、或内插器1060、连同功率管理集成电路(PMIC)1030、RF(无线)集成电路(RFIC)1025中的一个或多个、以及它们的控制器1035，该RF集成电路包括宽带RF(无线)发射机和/或接收机(TX/RX)(例如，包括数字基带和模拟前端模块，该模拟前端模块还包括发射路径上的功率放大器和接收路径上的低噪声放大器)。
功能性地，PMIC 1030可以执行电池功率调节、DC至DC转换等等，并因此具有耦合至电池1015的输入并具有向其它功能模块提供电流供应的输出。如进一步示出的，在示例性实施例中，RFIC 1025具有耦合至天线(未示出)的输出端，以实现多种无线标准或协议中的任何标准或协议，这些标准或协议包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、及其衍生物，以及被命名为3G、4G、5G及更高代的任何其它无线协议。在替代的实施方式中，这些板级模块中的每个模块都可以被集成到耦合至单片IC 1050的封装衬底的单独IC上或者集成在耦合至单片IC 1050的封装衬底的单个IC内。
图11是根据本公开内容的至少一些实施方式进行布置的、计算设备1100的功能性框图。例如，可以在平台1005或服务器机器1006内部找到计算设备1100。设备1100还包括承载多个部件的母板1102，这些部件例如但不限于处理器1104(例如，应用处理器)，其还可以包含具有包括阻挡部的1S1R位单元的至少一个NVM(例如，如本文中其它地方所描述的)。处理器1104可以物理和/或电气地耦合到母板1102。在一些示例中，处理器1104包括封装在处理器1104内的集成电路管芯。通常，术语“处理器”或“微处理器”可以指代对来自寄存器和/或存储器的电子数据进行处理以便将该电子数据转换成可以进一步储存在寄存器和/或存储器中的其它电子数据的任何器件或器件的一部分。
尽管已经参考各种实施方式描述了本文中所阐述的某些特征，但该描述并非旨在以限制性的意义来理解。因此，对本文中所描述的实施方式以及其它实施方式(其对于本公开内容涉及的领域中的技术人员来说是显而易见的)的各种修改被认为落在本公开内容的精神和范围内。
将认识到，本发明并不限于如此描述的实施例，但是在不脱离所附权利要求的范围的情况下可以利用修改和改变来实践。例如，以上实施例可以包括如以下进一步提供的特征的特定组合。
在一个或多个第一实施例中，一种电阻式存储器单元包括：衬底、设置在衬底之上的第一电极材料和第二电极材料、以及设置在第一电极材料与第二电极材料之间的薄膜存储器元件和薄膜选择器元件。电阻式存储器单元还包括设置在存储器元件与选择器元件之间的电浮置的导电薄膜阻挡部。
进一步根据第一实施例，选择器元件还包括第一组分的选择器氧化物材料，该第一组分的选择器氧化物材料在阈值电压下经受低电阻状态与高电阻状态之间的易失性过渡。存储器元件还包括第二组分的存储器氧化物材料，该第二组分的存储器氧化物材料在设置/重置电压下经受低电阻状态与高电阻状态之间的非易失性过渡。薄膜阻挡部包括以下各项的至少其中之一：体导电金属氧化物层、或者包括难熔金属氮化物、碳化物、或碳氮化物的非氧化物金属化合物层。
进一步根据以上紧邻的实施例，难熔金属氮化物、碳化物、或碳氮化物包括以下各项的至少其中之一：TiN、TaN、WN、TiC、TaC、WC、或TaCN。
进一步根据以上紧邻的实施例，难熔金属氮化物、碳化物、或碳氮化物是以下各项的至少其中之一：TiN、TaN、WN、TiC、TaC、WC、或TaCN。
进一步根据以上实施例，阻挡部是体导电金属氧化物层，该体导电金属氧化物层包括以下各项的至少其中之一：RuO2、CrO2、WO2、IrO2、MoO2、PtO2、或RhO2。
进一步根据以上实施例，阻挡部是体导电金属氧化物层，该体导电金属氧化物层是以下各项的至少其中之一：RuO2、CrO2、WO2、IrO2、MoO2、PtO2、或RhO2。
进一步根据以上实施例，阻挡部是包括非氧化物金属化合物层、以及体导电氧化物层的叠置体，该体导电氧化物层设置在非氧化物金属化合物层与选择器氧化物材料和存储器氧化物材料的至少其中之一之间。
进一步根据以上紧邻的实施例，选择器氧化物材料设置在存储器氧化物材料之上，并且阻挡部是包括设置在存储器氧化物材料之上的体导电氧化物层的叠置体，并且非氧化物金属化合物层设置在体导电氧化物层之上，或者存储器氧化物材料设置在选择器氧化物材料之上，并且阻挡部是包括设置在选择器氧化物材料之上的体导电氧化物层的叠置体，并且非氧化物金属化合物层设置在体导电氧化物层之上。
进一步根据第一实施例，阻挡部是包括设置在第一体导电金属氧化物层与第二体导电金属氧化物层之间的非氧化物金属化合物层的叠置体。
进一步根据以上紧邻的实施例，非氧化物金属化合物层包括以下各项的至少其中之一：TiN、TaN、WN、TiC、TaC、WC、或TaCN。第一体导电金属氧化物层和第二体导电金属氧化物层包括以下各项的至少其中之一：RuO2、CrO2、WO2、IrO2、MoO2、PtO2、或RhO2。
进一步根据以上紧邻的实施例，非氧化物金属化合物层是以下各项的至少其中之一：TiN、TaN、WN、TiC、TaC、WC、或TaCN。第一体导电金属氧化物层和第二体导电金属氧化物层是以下各项的至少其中之一：RuO2、CrO2、WO2、IrO2、MoO2、PtO2、或RhO2。
进一步根据第一实施例，第一电极材料和第二电极材料的至少其中之一还包括具有位于体电极材料与选择器元件或存储器元件之间的第二薄膜阻挡部的叠置体。
进一步根据第一实施例，选择器氧化物材料包括主要处于第一氧化状态的过渡金属；并且选择器氧化物材料包括主要处于第二氧化状态的过渡金属，第二氧化状态与第一氧化状态不同。
进一步根据第一实施例，选择器氧化物材料为以下各项的至少其中之一：VO2、Ta2O5、NbO2、Ti3O5、Ti2O3、LaCoO3、或SmNiO3；并且存储器氧化物材料是选自于由以下各项组成的组的基于阴离子的导电氧化物材料：钒(V)的氧化物、铬(Cr)的氧化物、铌(Nb)的氧化物、钽(Ta)的氧化物、铪(Hf)的氧化物、或选自于由以下各项组成的组的基于阳离子的导电氧化物材料：LiMnO2、Li4TiO12、LiNiO2、LiNbO3、Li3N:H、LiTiS2、Na b-氧化铝、AgI、RbAg4I5、以及AgGeAsS3。
在一个或多个第二实施例中，一种片上系统(SoC)包括电阻式存储器阵列，该电阻式存储器阵列包括多个电阻式存储器位单元，每个位单元还包括设置在衬底之上的第一电极材料和第二电极材料、设置在第一电极材料与第二电极材料之间的薄膜存储器元件和薄膜选择器元件、以及设置在存储器元件与选择器元件之间的电浮置的导电薄膜阻挡部，其中第一电极材料和第二电极材料还耦合到字线和位线。SoC还包括设置在衬底之上的多个MOS晶体管，多个晶体管中的一个或多个晶体管电耦合到电阻式存储器阵列。
在一个或多个第三实施例中，一种制造电阻式存储器单元的方法包括在衬底之上沉积第一电极材料。该方法还包括在第一电极材料之上沉积薄膜存储器元件和薄膜选择器元件的其中之一。该方法还包括在存储器元件或选择器元件之上沉积导电薄膜阻挡部。该方法还包括在阻挡部之上沉积存储器元件和选择器元件中的另一个元件。该方法还包括在存储器元件和选择器元件中的另一个元件之上沉积第二电极材料。
进一步根据以上紧邻的实施例，沉积存储器元件还包括沉积第一组分的存储器氧化物，该第一组分的存储器氧化物在设置/重置电压下经受低电阻状态与高电阻状态之间的非易失性过渡，沉积选择器元件还包括沉积第二组分的选择器氧化物材料，该第二组分的选择器氧化物材料在阈值电压下经受低电阻状态与高电阻状态之间的易失性过渡，并且沉积阻挡部还包括沉积非氧化物金属化合物层，该非氧化物金属化合物层包括难熔金属的氮化物、碳化物、或碳氮化物。
进一步根据以上紧邻的实施例，沉积非氧化物金属化合物层还包括沉积以下各项的至少其中之一：TiN、TaN、WN、TiC、TaC、WC、和TaCN。
进一步根据第三实施例，沉积阻挡部还包括在选择器元件的存储器之上沉积体导电氧化物，以及在体导电氧化物之上沉积非氧化物金属化合物层。
进一步根据以上紧邻的实施例，沉积体导电氧化物还包括沉积以下各项的至少其中之一：RuO2、CrO2、WO2、IrO2、MoO2、PtO2、或RhO2。
进一步根据以上紧邻的实施例，沉积阻挡部还包括在非氧化物金属化合物层之上沉积第二体导电氧化物层。
进一步根据第三实施例，沉积存储器氧化物材料和选择器氧化物材料的至少其中之一还包括利用原子层沉积(ALD)工艺在形貌特征的侧壁上沉积氧化物材料，并且沉积阻挡部还包括利用ALD工艺沉积非氧化物金属化合物。
进一步根据第三实施例，沉积选择器元件还包括沉积VO2、Ta2O5、NbO2、Ti3O5、Ti2O3、LaCoO3、或SmNiO3。
然而，上述实施例在这方面不受限制，并且在各个实施方式中，上述实施例可以包括：仅采取这些特征的子集；采取这些特征的不同顺序；采取这些特征的不同的组合；和/或采取除明确列出的那些特征以外的附加特征。因此，应当参考所附权利要求以及为这种权利要求赋予权利的等同物的全部范围来确定本发明的范围。
- 还没有人留言评论。精彩留言会获得点赞！