将双单元的存储数据屏蔽而进行输出的半导体器件的制作方法
【技术领域】
[0001]本发明涉及半导体器件，例如涉及包含非易失性存储器的半导体器件。
【背景技术】
[0002]以往，在将互补的数据写入至两个存储单元的半导体非易失性存储器中，公知一种具有空白检查(blank check)功能的半导体非易失性存储器。
[0003]例如，日本特开2009-272028号公报(专利文献1)所记载的半导体集成电路具备:包含多个双单元的非易失性存储器(DFL;21)、选择器(SEL_BC)和读出电路(BC_SA)。在双单元的两个非易失性存储单元(MC1、MC2)中写入互补数据，而将其设定成小阈值电压和大阈值电压的组合的写入状态。在两个非易失性存储器(MC1、MC2)中写入非互补数据(称为擦除)，而例如使其均为小阈值电压的空白(blank)状态。选择器(SEL_BC)包含多个开关元件。在空白检查动作期间将选择器(SEL_BC)的开关元件控制为开状态，并将在读出电路的第1输入端子中公共地流动的各双单元的第1总电流与第2输入端子的参考信号比较，从而以高速检测多个双单元为写入状态还是空白状态。
[0004]现有技术文献
[0005]专利文献
[0006]专利文献1:日本特开2009-272028号公报
【发明内容】
[0007]但是，虽然能够通过擦除来使两个非易失性存储器(MC1、MC2)的阈值电压均为低状态，但无法否定擦除前的写入状态下的两个非易失性存储器的阈值电压的大小关系有可能在擦除后也被维持。
[0008]因此，存在尽管已擦除但当试着读出时仍会读出与擦除前写入的数据相同的数据的情况，而有可能成为安全上的问题。
[0009]其他技术课题和新特征将从本说明书的记述及附图得以明确。
[0010]在本发明的一个实施方式的半导体器件中，输出电路在接收到双单元的读出请求时，在构成双单元的第1存储元件的阈值电压比擦除判断电平小、且构成双单元的第2存储元件的阈值电压比擦除判断电平小的情况下，将双单元的存储数据屏蔽而进行输出。
[0011]发明效果
[0012]根据本发明的一个实施方式，能够防止尽管已擦除但仍会读出擦除前的写入数据。
【附图说明】
[0013]图1是表示第1实施方式的半导体器件的结构的图。
[0014]图2是表示从第1实施方式的半导体器件的存储阵列读出双单元数据的处理的顺序的流程图。
[0015]图3是表示第2实施方式的微型计算机的结构的图。
[0016]图4是表示闪存模块的结构的图。
[0017]图5的(a)是表示提供给分裂栅型闪存元件的偏压的例子的图。图5的(b)是表示提供给使用热载流子写入方式的叠栅型闪存元件的偏压的例子的图。图5的(c)是表示提供给使用FN隧穿写入方式的叠栅型闪存元件的偏压的例子的图。
[0018]图6的(a)是表示双单元数据存储“0”的状态的图。图6的(b)是表示双单元数据存储“1”的状态的图。图6的(c)是表示双单元数据的初始化状态的图。
[0019]图7是双单元数据的读出系统及写入系统的详细的电路结构的例子。
[0020]图8是表示差动放大部的结构的图。
[0021]图9是表示数据输出部的结构的图。
[0022 ]图10是表示输出电路控制部的结构的图。
[0023]图11是用于说明第1模式中的动作的图。
[0024]图12是用于说明第2模式中的动作的图。
[0025]图13是用于说明第3模式中的动作的图。
[0026]图14是用于说明生成各种控制信号的定时的图。
[0027]图15是表示从第3实施方式的半导体器件的存储阵列读出双单元数据的处理的顺序的流程图。
【具体实施方式】
[0028]以下使用附图来说明本发明的实施方式。
[0029][第1实施方式]
[0030]图1是表示第1实施方式的半导体器件的结构的图。
[0031]该半导体器件100具有存储阵列101和输出电路105。
[0032]存储阵列101包含多个双单元104。双单元104由根据阈值电压Vth的不同来保持二进制数据(双单元数据)、且各自能够电重写的第1存储元件102和第2存储元件103构成。
[0033]输出电路105在接收到双单元104的读出请求时，在第1存储元件102的阈值电压Vth比擦除判断电平小、且第2存储元件103的阈值电压Vth比擦除判断电平小的情况下，输出将双单元104的存储数据屏蔽得到的数据。屏蔽得到的数据是指例如不依存于双单元104的存储数据的值的值，为固定值“1”或”0”，或者为随机值。在此的擦除判断电平是指能够与写入后的存储单元的阈值高的状态进行区别那样的规定电压电平，并不特别需要为与双单元的擦除或各个存储单元的擦除动作时所使用的擦除判断电平完全相同的电压值，只要是类似的电压值即可。
[0034]图2是表示从第1实施方式的半导体器件的存储阵列104读出双单元数据的处理的顺序的流程图。
[0035]首先，输出电路105接收双单元数据的读出请求信号RRQ(步骤S101)。
[0036]接着，输出电路105通过位线BL来读出第1存储元件102所存储的数据，由此来判断第1存储元件102的阈值电压Vth是否比擦除判断电平VREF小(步骤S102)。
[0037]接着，输出电路105通过位线/BL来读出第2存储元件103所存储的数据，由此来判断第2存储元件103的阈值电压Vth是否比擦除判断电平VREF小(步骤S103)。
[0038]接着，输出电路105通过位线对BL、/BL的差动放大来检测双单元104所存储的数据(步骤 S104)。
[0039 ] 输出电路105在第1存储元件10 2的阈值电压Vth比擦除判断电平VREF小、且第2存储元件103的阈值电压Vth比擦除判断电平VREF小的情况下(在步骤S105中为是)，将对双单元104的存储数据屏蔽得到的数据作为读出数据输出(步骤S106)。
[0040]输出电路105在第1存储元件102的阈值电压Vth为擦除判断电平VREF以上、或第2存储元件103的阈值电压Vth为擦除判断电平VREF以上的情况下(在步骤S105中为否)，将通过位线对BL、/BL的差动放大对双单元104所存储的数据进行检测得到的数据作为读出数据输出(步骤S107)。
[0041]如以上那样，根据本实施方式，由于只要构成双单元的两个存储元件的阈值电压比擦除判断电平小，则双单元的存储数据就会被屏蔽，所以能够防止读出擦除前的写入数据。
[0042][第2实施方式]
[0043]本实施方式的半导体器件是微型计算机。
[0044](微型计算机)
[0045]图3是表示第2实施方式的微型计算机1的结构的图。
[0046]图3所示的微型计算机(MCT)l例如通过互补型M0S集成电路制造技术等而形成在单晶硅那样的一个半导体芯片上。
[0047]微型计算机1并没有特别限制，但具有高速总线HBUS和外围总线PBUS。高速总线HBUS和外围总线PBUS并没有特别限制，但分别具有数据总线、地址总线及控制总线。通过设置两个总线，与将所有的电路与公共总线公共连接的情况相比，能够减轻总线的负载从而保证高速存取动作。
[0048]在高速总线HBUS上连接有:具有命令控制部和执行部而执行命令的中央处理装置(CPU) 2,存储器直接存取控制器(DMAC) 3、进行高速总线HBUS和外围总线PBUS的总线接口控制或总线桥控制的总线接口电路(BIF)4。
[0049]在高速总线HBUS上还连接有:用于中央处理装置2的工作区等的随机存取存储器(RAM) 5、及作为保存数据或程序的非易失性存储器模块的闪存模块(FMDL) 6。
[0050]在外围总线roUS上连接有:对闪存模块(FMDL)6进行指令存取控制的闪存定序器(FSQC)7、外部输入输出端口(PRT)8、9、计时器(TMR)1、及生成用于控制微型计算机1的内部的时钟CLK的时钟脉冲发生器(CPG)ll。
[0051 ]而且，微型计算机1具有:将振荡器与XTAL/EXTAL连接或供给外部时钟的时钟端子、指示待机状态的外部硬件待机端子STB、指示重置的外部重置端子RES、外部电源端子VCC、外部接地端子Vss。
[0052]在此，由于作为逻辑电路的闪存定序器7、和阵列结构的闪存模块6是使用不同的CAD工具来设计的，所以为方便起见而将其作为不同的电路块来图示，但双方一起构成一个闪存。闪存模块6经由只读的高速存取端口(HACSP)与高速总线HBUS连接。CPU或DMAC能够从高速总线HBUS经由高速存取端口来读取闪存模块6XPU2或DMAC3在对闪存模块6进行写入及初始化的存取时，经由总线接口 4并经由外围总线PBUS来对闪存定序器7发出指令，由此闪存定序器7从外围总线PBUS通过低速存取端口( LACSP)进行闪存模块的初始化或写入动作的控制。
[0053](闪存模块)
[0054]图4是表示闪存模块6的结构的图。
[0055]闪存模块6使用两个非易失性存储单元来进行一位的信息的存储。即，存储阵列(MARY) 19作为一位的双单元而具有多对分别能够重写的两个非易失性存储单元MC1、MC2。在图3中作为代表仅图示一对。在本说明书中，将存储单元MCI称为正单元，将存储单元MC2称为负单元。当然，闪存模块6也存在包含使用一个非易失性存储单元来进行一位的信息的存储的多个存储单元的情况。在这样的情况下，大多通过以存储阵列、或比存储阵列小的单位分割而成的存储块单位来将其分开配置在闪存模块6内。
[0056]易失性存储单元MC1、MC2是例如在图5的(a)中例示的分裂栅(splitgate)型闪存元件。该存储元件具有经由栅极绝缘膜配置在源极/漏极区域之间的沟道形成区域上的控制栅极CG和存储栅极MG。在存储栅极MG与栅极绝缘膜之间配置有氮化硅等电荷捕获区域(SiN)。选择栅极侧的源极或漏极区域与位线BL连接，存储栅极MG侧的源极或漏极区域与源极线SL连接。
[0057]为了降低存储单元的阈值电压Vth，而使BL = H1-Z (高阻抗状态)、CG = 1.5V、MG =-10V、SL = 6、WELL = 0 V，通过阱区域(WELL)与存储栅极MG之间的高电场来将电子从电荷捕获区域(SiN)牵引到阱区域(WELL)中。该处理单位为共用存储栅极的多个存储单元。
[0058]为了提高存储单元的阈值电压Vth，而使BL = 0V、CG=l.5V、MG=10V、SL = 6、WELL= 0V，使写入电流从源极线SL向位线流动，由此将在控制栅极与存储栅极的边界部分中产生的热电子注入到电荷捕获区域(SiN)。由于电子的注入根据是否有位线电流流动来决定，所以该处理以位单位来控制。
[0059]读出在BL= 1.5V、CG= 1.5V、MG = 0V、SL = 0V、WELL = 0V下进行。若存储单元的阈值电压Vth低，则存储单元为开状态，若阈值电压Vth高，则存储单元为关状态。
[0060]存储元件并不限定于分裂栅型闪存元件，也可以为在图5的(b)、图5的(c)中例示的叠栅(stack gate)型闪存元件。该存储元件在源极/漏极区域之间的沟道形成区域上经由栅极绝缘膜将浮栅FG和控制栅极WL叠加而构成。图5的(b)是通过热载流子写入方式来提高阈值电压Vth，通过向阱区域WELL放出电子来降低阈值电压Vth。图5的(c)是通过FN隧穿(tunnel)写入方式来提高阈值电压Vth，通过向位线BL放出电子来降低阈值电压Vth。
[0061 ]在以下的说明中，将存储元件作为分裂栅型闪存元件来进行说明。
[0062]基于由非易失性存储单元MC1、MC2构成的一个双单元进行的信息