半导体装置的制造方法
【技术领域】
[0001]本发明涉及一种半导体装置，例如涉及包括保持互补的数据的2个非易失性存储器单元的半导体装置。
【背景技术】
[0002]在保持互补的数据的2个非易失性存储器(MC1、MC2)中，由于数据的消除，2个非易失性存储器(MC1、MC2)的阈值电压均成为较小的状态。此时，可以设想到数据消除前的写入状态下的2个非易失性存储器的阈值电压之差在数据消除后还残留的可能性。因此，存在如下的可能性，即尽管消除了数据，仍读取数据消除前的写入数据，在安全性上成为问题。
[0003]与此相对地，一直以来，公知将被进行了消除的非易失性存储器单元的阈值电压控制得均匀的技术。
[0004]例如，日本特开2001-307492号公报(专利文献1)的消除方法判别区段的全部单元晶体管是否具有比与程序状态对应的第1阈值电压分布的最下限更高的阈值电压。如果是这种情况，则区段的全部单元晶体管被同时进行消除。接下来，检测进行了消除的单元晶体管中的、具有比存在于与消除状态对应的第2阈值电压分布的最上限与第1阈值电压分布的最下限之间的检测电压电平更低的阈值电压的单元晶体管。在对所检测到的单元晶体管单独地进行编程之后，区段的全部单元晶体管被同时进行消除。
[0005]现有技术文献
[0006]专利文献
[0007]专利文献1:日本特开2001-307492号公报
【发明内容】
[0008]发明要解决的课题
[0009]然而，日本特开2001-307492号公报并非以确保安全性为目的。即，无法解决尽管消除了数据但仍读取数据消除前的写入数据这样的问题。
[0010]其他课题与新的特征将根据本说明书的叙述以及附图而明确。
[0011 ]用于解决课题的技术方案
[0012]根据本发明的一种实施方式，电源控制电路在接受了双单元数据的消除请求时，在使第1存储元件与第2存储元件的阈值电压均增加的预写之后的消除脉冲施加时，将与第1存储元件连接的第1位线的电压和与第2存储元件连接的第2位线的电压设定成不同。
[0013]发明效果
[0014]根据本发明的一种实施方式，能够防止尽管消除了数据但仍读取出数据消除前的写入数据的情况。
【附图说明】
[0015]图1是示出第1实施方式的半导体装置的结构的图。
[0016]图2是示出第1实施方式的半导体装置中的从存储器阵列消除双单元数据的消除处理的步骤的流程图。
[0017]图3是示出第3实施方式的微型计算机的结构的图。
[0018]图4是示出闪存存储器模块的结构的图。
[0019]图5(a)是示出对分栅型闪存存储器元件提供的偏置电压的例子的图。图5(b)是示出对使用热载流子写入方式的叠栅型闪存存储器元件提供的偏置电压的例子的图。图5(c)是示出对使用FN隧道写入方式的叠栅型闪存存储器元件提供的偏置电压的例子的图。
[0020]图6(a)是示出双单元数据存储“0”的状态的图。图6(b)是示出双单元数据存储“1”的状态的图。图6(c)是示出双单元数据的初始化状态的图。
[0021]图7(a)是示出消除双单元数据“0”时的序列的图。图7(b)是示出消除双单元数据“1”时的序列的图。
[0022]图8是说明位线的电压与存储器单元的消除速度的关系的图。
[0023]图9(a)是示出在使与正单元MCI连接的位线BL的电压小于对与负单元MC2连接的位线BL提供的电压的情况下的、消除双单元数据“0”时的序列的图。图9(b)是示出在使与正单元MCI连接的位线BL的电压小于对与负单元MC2连接的位线BL提供的电压的情况下的、消除双单元数据“1”时的序列的图。
[0024]图10是示出第2实施方式的双单元数据的读取系统、写入系统、消除系统的详细电路结构的图。
[0025]图11是示出第2实施方式的正侧的主位线电压控制电路的结构的图。
[0026]图12是示出第2实施方式的正侧的主位线电压控制电路的结构的图。
[0027]图13是示出第2实施方式的双单元数据的消除脉冲施加时的动作定时的图。
[0028]图14是示出第3实施方式中的与双单元数据的读取、写入以及消除有关的详细电路结构的图。
[0029]图15是示出第3实施方式的正侧的主位线电压控制电路的结构的图。
[0030]图16是示出第3实施方式的负侧的主位线电压控制电路的结构的图。
[0031]图17是示出第3实施方式的双单元数据的消除脉冲施加时的动作定时的图。
[0032]图18是示出第4实施方式中的与双单元数据的读取、写入以及消除有关的详细电路结构的图。
[0033]图19是示出第4实施方式的正侧的主位线电压控制电路的结构的图。
[0034]图20是示出第4实施方式的负侧的主位线电压控制电路的结构的图。
[0035]图21是示出第4实施方式的双单元数据的消除脉冲施加时的动作定时的图。
[0036]图22是示出第5实施方式中的与双单元数据的读取、写入以及消除有关的详细电路结构的图。
[0037]图23是示出第5实施方式的正侧的主位线电压控制电路的结构的图。
[0038]图24是示出第5实施方式的正侧的主位线电压控制电路的结构的图。
[0039]图25是示出第5实施方式的双单元数据的消除脉冲施加时的动作定时的图。
[0040]图26是示出第6实施方式中的与双单元数据的读取、写入以及消除有关的详细电路结构的图。
[0041 ]图27是示出第6实施方式的正侧的副位线电压控制电路的结构的图。
[0042]图28是示出第6实施方式的负侧的副位线电压控制电路的结构的图。
[0043]图29是示出第6实施方式的双单元数据的消除脉冲施加时的动作定时的图。
[0044]图30是示出第7实施方式中的与双单元数据的读取、写入以及消除有关的详细电路结构的图。
[0045]图31是示出第7实施方式的正侧的副位线电压控制电路的结构的图。
[0046]图32是示出第7实施方式的负侧的副位线电压控制电路的结构的图。
[0047]图33是示出第7实施方式的双单元数据的消除脉冲施加时的动作定时的图。
[0048]图34是示出第8实施方式中的与双单元数据的读取、写入以及消除有关的详细电路结构的图。
[0049]图35是示出第8实施方式的正侧的副位线电压控制电路的结构的图。
[0050]图36是示出第8实施方式的负侧的副位线电压控制电路的结构的图。
[0051]图37是示出第8实施方式的双单元数据的消除脉冲施加时的动作定时的图。
[0052]图38是示出第9实施方式的双单元数据的消除脉冲施加时的动作定时的图。
[0053]图39(a)是示出在使与正单元MCI连接的位线BL的电压大于对与负单元MC2连接的位线BL提供的电压的情况下的、消除双单元数据“0”时的序列的图。图39(b)是示出在使与正单元MCI连接的位线BL的电压大于对与负单元MC2连接的位线BL提供的电压的情况下的、消除双单元数据“1”时的序列的图。
[0054]图40是示出第3实施方式的正侧的主位线电压控制电路的变形例的结构的图。
【具体实施方式】
[0055]以下，使用附图，说明本发明的实施方式。
[0056][第1实施方式]
[0057]图1是示出第1实施方式的半导体装置的结构的图。
[0058]该半导体装置100具备存储器阵列101和电压控制电路105。
[0059]存储器阵列101包括多个双单元104。双单元104通过阈值电压Vth的差异而保持二进制数据(双单元数据)，由分别能够电改写的第1存储元件102与第2存储元件103构成。
[0060]电压控制电路105在接受了双单元104的数据消除请求时，在使第1存储元件102与第2存储元件103的阈值电压均增加的预写之后的消除脉冲施加时，将与第1存储元件102连接的第1位线BL的电压和与第2存储元件103连接的第2位线/BL的电压设定成不同。
[0061]图2是示出第1实施方式的半导体装置中的从存储器阵列101消除双单元数据的消除处理的步骤的流程图。
[0062]首先，电压控制电路105接收消除请求信号ERQ(步骤S101)。
[0063]接下来，电压控制电路105实施用于进行使第1存储元件102与第2存储元件103的阈值电压均增加的预写的电压控制(步骤S102)。
[0064]接下来，电压控制电路105将与第1存储元件102连接的第1位线BL的电压供给到VI，将与第2存储元件103连接的第2位线/BL的电压设定为与VI不同的电压V2(步骤S103)。
[0065]接下来，电压控制电路105将在第1存储元件102与第2存储元件103中共用的预定的存储器栅极MG的电压、控制栅极CG的电压、源极线SL的电压设定为用于施加消除脉冲的电压(步骤S104)。
[0066]如上所述，在双单元的数据的消除脉冲施加时，通过使与第1存储元件连接的位线和与第2存储元件连接的位线的电压不同，能够使得在双单元数据消除后不维持双单元数据消除前的第1存储元件与第2存储元件的阈值电压的大小关系。另外，无需像专利文献1所记载的那样为了消除双单元数据而对特定的存储器单元进行编程，因此能够缩短消除所需的时间。
[0067][第2实施方式]
[0068]本实施方式的半导体装置是微型计算机。
[0069](微型计算机)
[0070]图3是示出第2实施方式的微型计算机1的结构的图。
[0071]图3所示的微型计算机(M⑶)1例如通过互补型M0S集成电路制造技术等而形成于单晶硅那样的一个半导体芯片。
[0072]微型计算机1没有特别地限制，具有高速总线HBUS与外围总线PBUS。高速总线HBUS与外围总线PBUS没有特别地限制，分别具有数据总线、地址总线以及控制总线。与将全部的电路共同连接于共用总线的情况相比，通过设置2根总线而能够减轻总线的负荷，保证高速访问动作。
[0073]在高速总线HBUS连接有具备命令控制部与执行部而执行命令的中央处理装置(CPU) 2,直接存储器访问控制器(DMAC) 3以及进行高速总线HBUS与外围总线TOUS的总线接口控制或者总线桥接控制的总线接口电路(BIF)4。
[0074]在高速总线HBUS还连接有在中央处理装置2的工作区域等中使用的随机存取存储器(RAM)5以及作为储存数据和程序的非易失性存储器模块的闪存存储器模块(FMDL)6。
[0075]在外围总线PBUS连接有进行针对闪存存储器模块(FMDL)6的指令存取控制的闪存定序器(FSQC)7、外部输入输出端口(PRT)8、9、定时器(TMR)1以及生成用于控制微型计算机1的内部时钟CLK的时钟脉冲生成器(CPG) 11。
[0076]进而，微型计算机1具备振荡器被连接于XTAL/EXTAL或者被供给外部时钟的时钟端子、指示备用状态的外部硬件备用端子STB、指示复位的外部复位端子RES、外部电源端子VCC、外部接地端子Vss。
[0077]此处，作为逻辑电路的闪存定序器7和阵列结构的闪存存储器模块6使用不同的CAD工具来设计，因此为了方便说明，图示为不同的电路块，但将两者合在一起而构成一个闪存存储器。闪存存储器模块6经由读取专用的高速访问端口(HACSP)而与高速总线HBUS连接。CPU2或者DMAC3能够从高速总线HBUS经由高速访问端口而对闪存存储器模块6进行读取访问。CPU2或者DMAC3在针对闪存存储器模块6进行写入以及初始化的访问时，经由总线接口 4而经过外围总线roUS对闪存定序器7发出指令，由此闪存定序器7从外围总线roUS通过低速访问端口(LACSP)进行闪存存储器模块的初始化、写入动作的控制。
[0078](闪存存储器模块)
[0079]图4是示出闪存存储器模块6的结构的图。
[0080]闪存存储器模块6使用2个非易失性存储器单元来进行1比特的信息的存储。即，在存储器阵列(MARY) 19中，能够分别进行改写的2个非易失性存储器单元MC1、MC2设置有多个，以作为1比特的双单元。在图4中，代表性地仅图示了 1对。在本说明书中，将存储器单元MCI称为正单元，将存储器单元MC2称为负单元。
[0081]易失性存储器单元MC1、MC2例如是图5(a)所例示的分栅型闪存存储器元件。该存储器元件具有在源极/漏极区域之间的沟道形成区域上隔着栅极绝缘膜地配置的控制栅极CG与存储器栅极MG。在存储器栅极MG与栅极绝缘膜之间配置有氮化硅等电荷陷阱区域(SiN)。选择栅极侧的源极或者漏极区域与位线BL连接，存储器栅极侧的源极或者漏极区域与源极线SL连接。
[0082]为了降低存储器单元的阈值电压Vth，设为BL= VF(加快消除速度的情况)或者VS(减慢消除速度的情况)、CG = 0V、MG = -10V、SL = 6V、WELL = 0V，通过阱区域(WELL)与存储器栅极MG间的高电场而从电荷陷阱区域(SiN)向阱区域(WELL)抽出电子。该处理单位设为共享存储器栅极的多个存储器单元。此处，VF〈VS。关于该理由，在后文中叙述。
[0083]为了提高存储器单元的阈值电压￥认，设为乩=0￥、06 = 1.5￥、1?； = 10￥、31^ = 6、WELL = 0V，使写入电流从源极线SL流向位线，由此在控制栅极与存储器栅极的边界部分产生的热电子注入到电荷陷阱区域(SiN)。根据是否流过位线电流来决定电子的注入，因此按比特单位控制该处理。
[0084]按照BL= 1.5V、CG= 1.5V、MG = 0V、SL = 0V、WELL = 0V进行读取。如果存储器单元的阈值电压Vth低，则存储器单元被设成接通状态，如果阈值电压Vth高，则被设成断开状态。
[0085]存储器元件不限定于分栅型闪存存储器元件，也可以是图5(b)、图5(c)所例示的叠栅型闪存存储器元件。该存储器元件在源极/漏极区域之间的沟道形成区域上隔着栅极绝缘膜地堆叠浮置栅极FG与控制栅极WL而构成。在图5(b)中，通过热载流子写入方式提高阈值电压Vth，通过向阱区±或WELL放出电子而降低阈值电压Vth。在图5 (c)中，通过FN隧道写入方式提高阈值电压Vth，通过向位线BL放出电子而降低阈值电压Vth。
[0086]提供给上述存储器栅极MG、控制栅极CG、源极线SL、WELL、位线BL的电压是通过闪存定序器7的控制而在电源电路(VPG)31中生成而供给的。
[0087]在以下的说明中，设为存储器元件是分栅型闪存存储器元件来进行说明。
[0088]利用由非易失性存储器单元MC1、MC2构成的一个双单元进行的信息存储是通过在非易失性存储器单元MC1、MC2中储存互补数据来进行的。
[0089]即，存储器单元