并具有接收正侧判断选择信号YRP的栅极。P沟道M0S晶体管P2设在负侧公共位线CBLN的一端与负侧局部位线LBN(第2位线)的一端之间，并具有接收负侧判断选择信号YRN的栅极。
[0105]预充电部83包含P沟道M0S晶体管P3、P4。
[0106]P沟道M0S晶体管P3设在正侧局部位线LBP与电压FVDD的电源之间，并具有接收正预充电信号PCP1的栅极。P沟道M0S晶体管P4设在负侧局部位线LBN与电压FVDD的电源之间，并具有接收负预充电信号PCN1的栅极。
[0107]恒流源81包含尺寸大的N沟道M0S晶体管N3A沟道M0S晶体管N3设在节点ND1与接地电位Vss的线之间，并具有接收恒压CCB的栅极。在供给了恒压CCB时，在N沟道M0S晶体管N3中有恒流IRRF流动。
[0108]说明设置恒流源81的理由。在字线WL为选择电平时，阈值电压Vth为擦除判断电平VREF以上的存储单元为关状态，与该存储单元连接的副位线SBL维持预充电电位。另一方面，在字线WL为选择电平时，阈值电压Vth比擦除判断电平VREF小的存储单元为开状态，与该存储单元连接的副位线SBL朝向接地电位放电。因此，为了能够将该不同作为位线上的电位之差并通过读出放大器79检测，而设置恒流源81。
[0109]开关84具有P沟道M0S晶体管P5和P沟道M0S晶体管P6。
[0110]P沟道M0S晶体管P5设在节点ND1与正侧局部位线LBP之间，并具有接收正相侧偏置连接信号CCSP的栅极。P沟道M0S晶体管P6设在节点ND1与负侧局部位线LBN之间，并具有接收反相侧偏置连接信号CCSN的栅极。
[0111]在第1模式中，正侧判断选择信号YRP激活到“L”电平，负侧判断选择信号YRN非激活到“H”电平，正相侧偏置连接信号CCSP非激活到“H”电平，反相侧偏置连接信号CCSN激活到“L”电平。其结果为，正侧局部位线LBP与正侧公共位线CBLP连接，并进一步与所选择的正单元侧的副位线SBL_iP(第3位线)连接，负侧局部位线LBN与恒流源81连接。
[0112]在第2模式中，正侧判断选择信号YRP非激活到“H”电平，负侧判断选择信号YRN激活到“L”电平，正相侧偏置连接信号CCSP激活到“L”电平，反相侧偏置连接信号CCSN非激活到“H”电平。其结果为，正侧局部位线LBP与恒流源81连接，负侧局部位线LBN与负侧公共位线CBLN连接，并进一步与所选择的负单元侧的副位线SBL_iN(第4位线)连接。
[0113]在第3模式中，正侧判断选择信号YRP激活到“L”电平，负侧判断选择信号YRN激活到“L”电平，正相侧偏置连接信号CCSP非激活到“H”电平，反相侧偏置连接信号CCSN非激活到“H”电平。其结果为，正侧局部位线LBP与正侧公共位线CBLP连接，并进一步与所选择的正单元侧的副位线SBL_iP(第3位线)连接。负侧局部位线LBN与负侧公共位线CBLN连接，并进一步与所选择的负单元侧的副位线SBL_iN(第4位线)连接。
[0114]读出放大器79具有:由P沟道M0S晶体管P11和N沟道M0S晶体管Nil构成的反相器(inverter)IVP、由P沟道M0S晶体管P12和N沟道M0S晶体管N12构成的反相器IVN、和P沟道M0S晶体管P20。
[0115]作为反相器IVP的输入的P沟道M0S晶体管P11与N沟道M0S晶体管Nil之间的节点ND2与正侧局部位线LBP连接。作为反相器IVN的输入的P沟道MOS晶体管P12与N沟道MOS晶体管12之间的节点ND3与负侧局部位线LBN连接。P沟道M0S晶体管P20设在节点ND4与接地电位Vss的线之间，并具有接收读出锁存信号SLAT的栅极。反相器IVP的输出与反相器IVN的输入连接，反相器IVN的输出与反相器IVP的输入连接。
[0116]当将读出锁存信号SLAT设定为“H”时，P沟道M0S晶体管20成为接通，通过反相器IVP及反相器IVN来将节点ND2的电压与节点ND3的电压之差放大。
[0117]正相输出驱动器77具有:反相器IV3、N0R电路LC3、P沟道M0S晶体管P7、P8、和N沟道M0S晶体管N8。
[0118]反相器IV3接收读出锁存信号51^1^01?电路^:3具有接收反相器1￥3的输出的一个输入端子、和与正侧局部位线LBP连接的另一个输入端子。在电压VDD的电源与接地电位Vss之间设有P沟道MOS晶体管P7、P沟道MOS晶体管P8及N沟道MOS晶体管N8W沟道MOS晶体管P8的栅极及N沟道M0S晶体管N8的栅极与N0R电路LC3的输出连接。P沟道M0S晶体管P7的栅极与反相器IV3的输出连接。
[0119]正相输出驱动器77在读出锁存信号SLAT为“H”电平、且正侧局部位线LBP为“L”电平时，将正相全局读出位线GBLr的电平设定为“L”电平。正相输出驱动器77在读出锁存信号SLAT为“H”电平、且正侧局部位线LBP为“L”电平时，将正相全局读出位线GBLr的电平设定为“L”电平。正相输出驱动器77在读出锁存信号SLAT为“H”电平、且正侧局部位线LBP为“H”电平时，将正相全局读出位线GBLr的电平设定为“H”电平。正相输出驱动器77在读出锁存信号SLAT为“H”电平时，使正相全局读出位线GBLr为高阻抗状态。
[0120]反相输出驱动器78具有:反相器IV4、N0R电路LC4、P沟道M0S晶体管P9、P10、和N沟道M0S晶体管N10。
[0121]反相器IV4接收读出锁存信号51^1^01?电路^:4具有接收反相器1￥4的输出的一个输入端子、和与负侧局部位线LBN连接的另一个输入端子。在电压VDD的电源与接地电位Vss之间设有P沟道M0S晶体管P9、P沟道M0S晶体管P10及N沟道M0S晶体管N10J沟道M0S晶体管P10的栅极及N沟道M0S晶体管N10的栅极与N0R电路LC4的输出连接。P沟道M0S晶体管P9的栅极与反相器IV4的输出连接。
[0122]反相输出驱动器78在读出锁存信号SLAT为“H”电平、且负侧局部位线LBN为“L”电平时，将反相全局读出位线/GBLr的电平设定为“L”电平。反相输出驱动器78在读出锁存信号SLAT为“H”电平、且负侧局部位线LBN为“L”电平时，将反相全局读出位线/GBLr的电平设定为“L”电平。反相输出驱动器78在读出锁存信号SLAT为“H”电平、且负侧局部位线LBN为“H”电平时，将反相全局读出位线/GBLr的电平设定为“H”电平。反相输出驱动器78在读出锁存信号SLAT为“H”电平时，使反相全局读出位线/GBLr为高阻抗状态。
[0123](数据输出部)
[0124]图9是表示数据输出部52的结构的图。
[0125]数据输出部52具有:预充电部91、数据选择器SEL、反相器IV1、IV2、RS触发器RS、触发器??1、？?2、？?3、和输出控制电路99。输出控制电路99包含六冊电路^:1和01?电路^:2。
[0126]预充电部91包含P沟道M0S晶体管P13和P沟道M0S晶体管P14。
[0127]P沟道M0S晶体管P13设在电压VDD的电源与正相全局读出位线GBLr之间，并具有接收全局读出位线预充电信号GBLPC的栅极。
[0128]P沟道M0S晶体管P14设在电压VDD的电源与反相全局读出位线/GBLr之间，并具有接收全局读出位线预充电信号GBLPC的栅极。
[0129]数据选择器SEL基于选择信号SELAB对将正相全局读出位线GBLr和反相全局读出位线/GBLr与反相器IV1和反相器IV2中的哪一个连接进行切换。选择信号SELAB通过输出电路控制部46，在第1模式和第3模式中被设定为“H”电平，在第2模式中被设定为“L”电平。
[0130]数据选择器SEL在选择信号SELAB为“H”电平时，将正相全局读出位线GBLr与反相器IV1的输入连接，将反相全局读出位线/GBLr与反相器IV2的输入连接。
[0131]数据选择器SEL在选择信号SELAB为“L”电平时，将正相全局读出位线GBLr与反相器IV2的输入连接，将反相全局读出位线/GBLr与反相器IV1的输入连接。
[0132]RS触发器RS具有:接收反相器IV1的输出的接收端子S、接收反相器IV2的输出的重置端子R、和与触发器FF1、FF2、FF3的输入端子连接的输出端子Q。从输出端子Q输出读出数据rdata。
[0133]在第1模式和第3模式中，在正相全局读出位线GBLr为“L”电平、且反相全局读出位线/GBLr为“H”电平的情况下，以及在第2模式中，在正相全局读出位线GBLr为“H”电平、且反相全局读出位线/GBLr为“L”电平的情况下，反相器IV1的输出为“H”电平、且反相器IV2的输出为“L”电平。在反相器IV1的输出为“H”电平、且反相器IV2的输出为“L”电平时，从输出端子Q输出的读出数据rdata为“H”电平。
[0134]在第1模式和第3模式中，在正相全局读出位线GBLr为“H”电平、且反相全局读出位线/GBLr为“L”电平的情况下，以及在第2模式中，在正相全局读出位线GBLr为“L”电平、且反相全局读出位线/GBLr为“H”电平的情况下，反相器IV1的输出为“L”电平、且反相器IV2的输出为“H”电平。在反相器IV1的输出为“L”电平、且反相器IV2的输出为“H”电平时，从输出端子Q输出的读出数据rdata为“L”电平。
[0135]触发器FF1在计数信号cnt2的上升定时，将读出数据rdata锁存。由于计数信号cnt2在第1模式结束、第2模式开始的定时tl上升到“H”电平，所以第1模式的读出数据rdata被触发器FF1锁存。在第1模式中，在正相全局读出位线GBLr为“L”电平、且反相全局读出位线/GBLr为“H”电平的情况(即正侧的存储单元MCI的阈值电压Vth比擦除判断电平VREF小的情况)下，触发器FF1将“H”电平锁存。另外，在第1模式中，在正相全局读出位线GBLr为“H”电平、且反相全局读出位线/GBLr为“L”电平的情况(即正侧的存储单元MCI的阈值电压Vth为擦除判断电平VREF以上的情况)下，触发器FF1将“L”电平锁存。
[0136]触发器FF2在计数信号cnt3的上升定时，将读出数据rdata锁存。由于计数信号cnt3在第2模式结束、第3模式开始的定时t2上升到“H”电平，所以第2模式的读出数据rdata被触发器FF2锁存。在第2模式中，在正相全局读出位线GBLr为“Η”电平、且反相全局读出位线/GBLr为“L”电平的情况(S卩负侧的存储单元MC2的阈值电压Vth比擦除判断电平VREF小的情况)下，触发器FF2将“H”电平锁存。另外，在第2模式中，在正相全局读出位线GBLr为“L”电平、且反相全局读出位线/GBLr为“H”电平的情况(即负侧的存储单元MC2的阈值电压Vth为擦除判断电平VREF以上的情况)下，触发器FF2将“L”电平锁存。
[0137]触发器FF3在计数信号cnt4的上升定时，将读出数据rdata锁存。由于计数信号cnt4在第3模式结束的时刻t3上升到“H”电平，所以第3模式的读出数据rdata被触发器FF3锁存。在第3模式中，在正相全局读出位线GBLr为“L”电平、且反相全局读出位线/GBLr为“H”电平的情况(即正侧的存储单元MCI的阈值电压Vth比负侧的存储单元MC2的阈值电压Vth小的情况)下，触发器FF3将“H”电平锁存。另外，在第3模式中，在正相全局读出位线GBLr为“H”电平、且反相全局读出位线/GBLr为“L”电平的情况(即正侧的存储单元MCI的阈值电压Vth为负侧的存储单元MC2的阈值电压Vth以上的情况)下，触发器FF3将“L”电平锁存。
[0138]AND电路LC1将触发器FF1的输出与触发器FF2的输出的逻辑与输出。即，在第1模式中正相全局读出位线GBLr为“L”电平、且反相全局读出位线/GBLr为“H”电平、在第2模式中正相全局读出位线GBLr为“H”电平、且反相全局读出位线/GBLr为