的存储数据(即不执行第3模式中的处理)，而是作为读出的数据输出固定值。
[0218]虽然第3实施方式的半导体器件的结构与图1的第1实施方式的半导体器件的结构大致相同，但输出电路105的功能不同。
[0219]输出电路105在接收到双单元104的读出请求时，在第1存储元件102的阈值电压Vth比擦除判断电平小、第2存储元件103的阈值电压Vth比擦除判断电平小的情况下，不读出双单元104的存储数据，而是作为读出的数据输出固定值。此外，也可以代替固定值而输出随机值或什么也不输出。
[0220]图15是表示从第3实施方式的半导体器件中的存储阵列104读出数据的处理的顺序的流程图。
[0221]首先，输出电路105接收读出请求信号RRQ(步骤201)。
[0222]接着，输出电路105通过位线BL读出第1存储元件102所存储数据，由此判断第1存储元件102的阈值电压Vth是否比擦除判断电平VREF小(步骤S202)。
[0223]接着，输出电路105通过位线/BL读出第2存储元件103所存储的数据，由此判断第2存储元件103的阈值电压Vth是否比擦除判断电平VREF小(步骤S203)。
[0224]输出电路105在第1存储元件10 2的阈值电压Vth比擦除判断电平VREF小、且第2存储元件103的阈值电压Vth比擦除判断电平VREF小的情况下(在步骤S204中为是)，输出固定值(“0”或“1”)(步骤 S205)。
[0225]输出电路105在第1存储元件102的阈值电压Vth为擦除判断电平VREF以上、或第2存储元件103的阈值电压Vth为擦除判断电平VREF以上的情况下(在步骤S204中为否)，通过位线对BL、/BL读出双单元104所存储的数据(步骤S206)。而且，输出电路105将双单元104的存储数据作为读出的数据输出(步骤S207)。
[0226]本发明并不限定于上述实施方式，例如也包含以下这样的变形例。
[0227](1)切换控制
[0228]在本发明的实施方式中说明了的读出处理在接收到读出请求时，判断双单元的双方的存储单元的阈值电压Vth是否比擦除判断电平VREF小(第1、第2模式)，判断双单元的存储数据，并根据第1、第2模式的结果，对是直接输出判断后的双单元的存储数据还是屏蔽后再输出进行切换(第3模式)。
[0229](2)第2模式中的连接
[0230]在本发明的实施方式中，虽然在第2模式中将负侧局部位线LBN和负侧公共位线CBLN连接，将正侧局部位线LBP和恒流源81连接，将正相全局读出位线GBLr和反相器IV2连接，将反相全局读出位线/GBLt和反相器IV1连接，但并不限定于此。
[0231]也可以在第2模式中将正侧局部位线LBP和负侧公共位线CBLN连接，将负侧局部位线LBN和恒流源81连接，将正相全局读出位线GBLr和反相器IV1连接，将反相全局读出位线/GBLt和反相器IV2连接。
[0232]本发明并不限定于仅具有上述的读出处理的半导体器件。例如，半导体器件也可以具有双单元的通常的读出(仅判断第3模式中的双单元的存储数据)功能、和上述本发明的实施方式的读出功能双方，并能够切换执行哪一个功能。
[0233]以上，虽然基于实施方式具体地说明了本发明人所研发的发明，但本发明并不限定于实施方式，当然能够在不脱离其要旨的范围内进行各种变更。
[0234]附图标记说明
[0235]1微型计算机(MCU)，2中央处理装置(0?1])，3存储器直接存取控制器(01^0，4总线接口电路(BIF)，5随机存取存储器(RAM)，6闪存模块(FMDL)，7闪存定序器(FSQC)，8、9外部输入输出端口(PRT)，10计时器(TMR)、11时钟脉冲发生器(CPG)，19、100存储阵列(MARY)，20副位线选择器，22读出列选择器，24第1行译码器(RDEC1)，25第2行译码器(RDEC2)，27写入数据锁存电路，28重写列选择器，29输入输出电路(10BUF)，30列译码器(CDEC)，31电源电路(VPG)，32定时发生器(TMG)，40读出系统放电电路，41写入系统放电电路、46输出电路控制部，48、105输出电路，50差动放大部，52数据输出部，71读出请求检测电路，72计数信号生成电路，73控制用信号生成电路，74延时电路组，75正/负选择信号生成电路，76计数器时钟生成电路，77正相侧输出驱动器，78反相侧输出驱动器，79读出放大器，81恒流源，82、84开关，83、91预充电部，99输出控制电路，100半导体器件，102第1存储元件，103第2存储元件，104双单元，1￥1?1￥10反相器，01^1、01^延时电路，？？1?？？10触发器儿(:1、^:3、^:4、^:6、^:7、LC8AND电路，LC2、LC50R电路，SEL数据选择器，RS RS触发器，P1?PI4、P20P沟道M0S晶体管，吣、_410 411、附2咐勾道觀5晶体管，￥54_?、￥54_妈金证检测放大器，？￥51^、,51^验证信号线，PSUNSL信号线，HACSP高速存取端口，LACSP低速存取端口，LTP、LTN静态锁存器，MC1、MC2非易失性存储单元，WMBL写入用的主位线，WMBL_0P?WMBL_3P正单元侧的主位线，WMBL_ON?WMBL_3N负单元侧的主位线，SBL副位线，SBL_0P?SBL_7P正单元侧的副位线，SBL_0N?SBL_7N负单元侧的副位线，CBLP正侧公共位线，CBLN负侧公共位线，LBP正侧局部位线，LBN负侧局部位线，GBLr正相全局读出位线，/GBLr反相全局读出位线，WL字线，MGL存储栅极选择线，HBUS高速总线，耶1^_0高速数据总线，PBUS外围总线，围数据总线。
【主权项】
1.一种半导体器件，其特征在于，具有: 存储阵列，其包含多个双单元，该双单元由通过阈值电压的不同来保持二进制数据、且各自能够电重写的第1存储元件和第2存储元件构成;和 输出电路，其在接收到所述双单元的读出请求时，在构成所述双单元的第1存储元件的阈值电压比擦除判断电平小、且构成所述双单元的第2存储元件的阈值电压比所述擦除判断电平小的情况下，将所述双单元的存储数据屏蔽而进行输出。2.如权利要求1所述的半导体器件，其特征在于， 所述输出电路在接收到所述双单元的读出请求时，在构成所述双单元的第1存储元件的阈值电压比擦除判断电平小、且构成所述双单元的第2存储元件的阈值电压比所述擦除判断电平小的情况下，输出固定值。3.如权利要求1所述的半导体器件，其特征在于， 所述输出电路包含差动放大部，该差动放大部根据所述双单兀的读出请求，在第1模式中将根据所述第1存储元件的阈值电压而在第1位线中产生的电压、与通过与恒流源连接而在第2位线中产生的电压之差放大，在第2模式中将根据所述第2存储元件的阈值电压而在所述第2位线中产生的电压、与通过与所述恒流源连接而在所述第1位线中产生的电压之差放大，在第3模式中将根据所述第1存储元件的阈值电压而在所述第1位线中产生的电压、与根据所述第2存储元件的阈值电压而在所述第2位线中产生的电压之差放大。4.如权利要求3所述的半导体器件，其特征在于， 所述半导体器件包含: 与所述第1存储元件连接的第3位线;和 与所述第2存储元件连接的第4位线， 所述差动放大部包含: 放大器，其将所述第1位线与所述第2位线的电位差放大； 第1开关，其在所述第1模式中将所述第1位线和所述第3位线连接，在所述第2模式中将所述第2位线和所述第4位线连接，在所述第3模式中将所述第1位线和所述第3位线连接，且将所述第2位线和所述第4位线连接;和 第2开关，其在所述第1模式中将所述恒流源和所述第2位线连接，在所述第2模式中将所述恒流源和所述第1位线连接。5.如权利要求4所述的半导体器件，其特征在于， 所述差动放大部包含: 在通过所述放大器放大后将所述第1位线的电压输出的第1输出驱动器;和 在通过所述放大器放大后将所述第2位线的电压输出的第2输出驱动器。6.如权利要求5所述的半导体器件，其特征在于， 所述输出电路包含接收所述差动放大部的输出的数据输出部， 所述数据输出部包含: 第1存储部，其存储所述第1模式中的所述差动放大部的输出； 第2存储部，其存储所述第2模式中的所述差动放大部的输出； 第3存储部，其存储所述第3模式中的所述差动放大部的输出；和 输出控制电路，其在所述第1存储部中存储有表示所述第1存储元件的阈值电压比所述擦除判断电平小的数据、且在所述第2存储部中存储有表示所述第2存储元件的阈值电压比所述擦除判断电平小的数据的情况下，输出将存储在所述第3存储部中的数据屏蔽得到的数据。7.如权利要求6所述的半导体器件，其特征在于， 所述输出电路具有选择器，该选择器在所述第1模式及所述第3模式中，将所述第1输出驱动器的输出选作第1输入值，将所述第2输出驱动器的输出选作第2输入值， 该选择器在所述第2模式中，将所述第2输出驱动器的输出选作所述第1输入值，将所述第1输出驱动器的输出选作所述第2输入值， 所述第1存储部、所述第2存储部及所述第3存储部存储基于所述第1输入值及所述第2输入值的值。8.如权利要求4所述的半导体器件，其特征在于， 所述半导体器件具有: 生成用于控制所述半导体器件的时钟的时钟脉冲生成器;和 生成用于控制所述输出电路的信号的输出电路控制部， 所述输出电路控制部包含: 检测电路，其检测所述双单元的读出请求； 计数器时钟生成电路，其在检测到所述双单元的读出请求时，生成周期比由所述时钟脉冲生成器生成的时钟短的计数器时钟； 计数信号生成电路，其基于所述计数器时钟的各上升来生成向第1电平变化的多个计数信号;和 选择信号生成电路，其基于生成的所述多个计数信号来生成控制所述第1开关及所述第2开关的信号。9.如权利要求6所述的半导体器件，其特征在于， 所述半导体器件具有: 生成用于控制所述半导体器件的时钟的时钟脉冲生成器;和 生成用于控制所述输出电路的信号的输出电路控制部， 所述输出电路控制部包含: 检测电路，其检测所述双单元的读出请求； 计数器时钟生成电路，其在检测到所述双单元的读出请求时，生成周期比由所述时钟脉冲生成器生成的时钟短的计数器时钟;和 计数信号生成电路，其基于所述计数器时钟的各上升来生成向第1电平变化的三个计数信号， 所述第1存储部、所述第2存储部及第3存储部分别基于生成的所述三个计数信号中的一个，来将所述差动放大部的输出锁存。10.如权利要求1所述的半导体器件，其特征在于， 所述半导体器件还具有验证检测放大器，该验证检测放大器在写入验证时，将读出了选择写入动作的双单元的存储信息的主位线的电压放大。11.一种半导体器件，其特征在于，具有: 存储阵列，其包含多个双单元，该双单元由通过阈值电压的不同来保持二进制数据、且各自能够电重写的第1存储元件和第2存储元件构成;和 输出电路，其在接收到所述双单元的读出请求时，在构成所述双单元的第1存储元件的阈值电压比擦除判断电平小、且构成所述双单元的第2存储元件的阈值电压比所述擦除判断电平小的情况下，不读出所述双单元的存储数据。
【专利摘要】存储阵列(101)包含多个双单元(104)，该双单元(104)由通过阈值电压的不同来保持二进制数据、且各自能够电重写的第1存储元件(102)和第2存储元件(103)构成。输出电路(105)在接收到双单元(104)的读出请求时，在构成双单元(104)的第1存储元件(102)的阈值电压比擦除判断电平小、且构成双单元(104)的第2存储元件(103)的阈值电压比擦除判断电平小的情况下，将双单元(104)的存储数据屏蔽而进行输出。
【IPC分类】G11C16/04, G11C16/02
【公开号】CN105474325
【申请号】CN201380079001
【发明人】田边宪志
【申请人】瑞萨电子株式会社
【公开日】2016年4月6日
【申请日】2013年8月22日
【公告号】EP3038110A1, US20160180948, WO2015025391A1