一种亚阈值sram存储单元的制作方法
【技术领域】
[0001] 本发明涉及存储器领域，尤其涉及一种具有全新读出方式的近亚阈值8管SRAM单 J Li 〇
【背景技术】
[0002] 随着物联网、医疗电子、RFID等应用领域的兴起，大批量的无线传感节点被广泛应 用。这类节点的典型特点是需求数量大、系统体积小、性能要求低、功耗要求极高。在这类 节点中，存储器占去了很大比例的功耗，因此降低存储器的功耗对整机功耗的降低有很大 帮助。SRAM作为常用的存储器，被广泛地研究。为了最大程度地降低功耗，近亚阈值的设计 开始兴盛起来。
[0003] 任意管子每次操作消耗的功耗为：
[0005] 其中PtransistOT·，Pdyn，Psh()rt，P leak分别对应每个管子每次操作的整体功耗，动态功耗， 短路功耗和漏电功耗。假设整体电路中包含N个管子，那么整体电路的功耗是N Ptrtal。动 态功耗与电压成平方关系，静态功耗与电压成线性关系。在整体电路电压保持不变的情况 下，可以使得N个管子中的某些管子不工作在全摆幅的电压V dd下，利用这种方法可以在原 来低功耗的基础上再降低功耗。假设不工作在Vdd下的管子有M个，则整体电路的功耗为 ：
[0006] Ptotal = MPtransistorl+(N-M) Ptransistor2,
[0007] 其中PtMnsistOTl是不工作在全摆幅Vdd下管子的功耗，Ptransistm2是工作在V dd下管子 的功耗，与原来相比，功耗降低。其中由于动态功耗与Vdd成平方关系，在降低部分中占主要 比例，但静态功耗和短路功耗也会一定的降低。
[0008] 对于常规的6管存储单元而言，在近亚阈值区域下会出现各种问题，解决问题比 较有效的方法之一是再加2个管子，把读操作隔离出来，组成8管存储单元。此单元在近亚 阈值下可以进行操作，能有效降低功耗。但是随着技术的发展，对功耗又有了更高的要求， 所以亟需一种能够在原来低功耗的基础上，再降低功耗同时保证功能正确性的存储器件。
【发明内容】
[0009] 本发明提供了一种亚阈值SRAM存储单元，该单元采用预放的读模式来降低功耗， 其功耗有显著的降低。具体的，该电路包括 ：
[0010] 基本电路、单元数据读出电路、预放管电路以及改进的斯密特反相器；所述基本电 路的输出端连接单元数据读出电路的输入端，单元数据读出电路的输出端与预放管电路的 输出相连，连接改进的斯密特反相器的输入端；其中，所述预放管电路包括第三NMOS管组 成，其源端接地，栅端接预放控制信号PREDIS，漏端接读出位线RBL。
[0011] 其中，所述基本电路包括第一反相器、第二反相器、第一写入管、第二写入管；其 中，第一反相器的输出端分别连接第二反相器的输入端和第一写入管的输出端；第二反相 器的输出端分别连接第一反相器的输入端和第二写入管的输出端；第一、第二写入管的输 入端分别连接外部位线信号。
[0012] 其中，所述第一反相器包括第一 PMOS管、第四NMOS管，第一 PMOS管的源端连接电 源电压，第四NMOS管的源端接地；第一 PMOS管的漏端和第四NMOS管的漏端相连作为第一 反相器的输出，第一 PMOS管、第四NMOS管的栅端连接第二反相器的输出。
[0013] 其中，所述第二反相器包括第二PMOS管、第五NMOS管，第二PMOS管的源端连接电 源电压，第五NMOS管的源端接地；第二PMOS管的漏端和第五NMOS管的漏端相连作为第二 反相器的输出，第二PMOS管、第五NMOS管的栅端连接第一反相器的输出。
[0014] 其中，所述第一写入管包括第六NMOS管，漏端连接写位线，栅端连接写控制信号 WWL，源端连接SRAM中的数据。
[0015] 其中，所述第二写入管包括第七NMOS管，漏端连接写位线非，栅端连接写控制信 号WWL，源端连接SRAM中的数据。
[0016] 其中，所述单元数据读出电路包括第一、第二NMOS管，其中第一 NMOS管的漏端接 电源电压，栅端接基本电路的输出数据QB，源端接第二NMOS管漏端；第二NMOS管漏端接第 一 NMOS管源端，栅端接读选择信号RWL，源端接读位线RBL。
[0017] 其中，所述改进的斯密特反相器组包括第三、第四、第五PMOS管以及第八NMOS管， 其中第三PMOS管源端接电源电压，漏端接第四PMOS管和第五PMOS管的源端；第四PMOS管 源端和漏端分别接第三PMOS管的源端和第八NMOS管的漏端；第八NMOS管的源端接地；第 五PMOS管的源端接第三PMOS管的漏端，栅端接第四PMOS管和第八NMOS管的漏端，漏端接 地；第三PMOS管、第四PMOS管以及第八NMOS管的栅端接读出位线RBL。
[0018] 其中，第五PMOS管是反馈管，用以加强反相器中的NMOS管；第三NMOS管是预放 管，用以使读出位线在闲时保持低电平。
[0019] 本发明提供的SRAM单元是目前已知的存储单元中，唯--个采用预放的读模式 来降低功耗的，而且这种模式是可以进行移植的；由于NMOS传输高电平的阈值损失，其动 态功耗减小显著，同时静态功耗也有一定程度的降低；同时，这使得读出数据的摆幅不用到 达全摆幅也可被识别。显著提高了 SRAM性能。
【附图说明】
[0020] 通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它 特征、目的和优点将会变得更明显：
[0021] 图1是依照本发明实例实施的单个存储单元的结构及其功能仿真；
[0022] 图2是依照本发明实例实施的32个存储单元及块读出电路；
[0023] 图3是32个单元1000次蒙特卡洛仿真图；
[0024] 图4是单个传统8管亚阈值存储单元；
[0025] 图5是改进的斯密特反相器；
[0026] 图6是图5中反相器的电压传输特性曲线；
[0027] 附图中相同或相似的附图标记代表相同或相似的部件。
【具体实施方式】
[0028] 下面结合附图及本发明的具体实施例对本发明作进一步详细描述。需要理解的 是，本发明并不局限于下述特定实施方式，本领域技术人员可以在所附权利要求的范围内 做出各种变形或修改。
[0029] 如图1所示，本发明提供了一种亚阈值存储电路，该结构包括：基本电路、单元数 据读出电路、预放管电路以及改进的斯密特反相器；
[0030] 该电路包括：基本电路、单元数据读出电路、预放管电路以及改进的斯密特反相 器；其中，基本电路的输出端连接单元数据读出电路的输入端，单元数据读出电路的输出端 与预放管电路的输出相连，连接改进的斯密特反相器的输入端；其中，所述预放管电路包括 第三NMOS管MN3,其源端接地，栅端接预放控制信号PREDIS，漏端接读出位线RBL。
[0031] 其中，所述基本电路包括第一反相器、第二反相器、第一写入管、第二写入管；其 中，第一反相器的输出端分别连接第二反相器的输入端和第一写入管的输出端；第二反相 器的输出端分别连接第一反相器的输入端和第二写入管的输出端；第一、第二写入管的输 入端分别连接外部位线信号。
[0032] 其中，所述第一反相器包括第一 PMOS管MPl、第四NMOS管MN4,第一 PMOS管MPl 的源端连接电源电压，第四NMOS管MM的源端接地；第一 PMOS管MPl的漏端和第四NMOS 管MM的漏端相连作为第一反相器的输出，第一 PMOS管MPl、第四NMOS管MM的栅端连接 第二反相器的输出。
[0033] 其中，所述第二反相器包括第二PMOS管MP2、第五NMOS管MP5,第二PMOS管MP2 的源端连接电源电压，第五NMOS管MN5的源端接地；第二PMOS管MP2的漏端和第五NMOS 管丽5的漏端相连作为第二反相器的输出，第二PMOS管MP2、第五NMOS管丽5的栅端连接 第一反相器的输出。
[0034] 其中，所述第一写入管包括第六NMOS管MN6,漏端连接写位线，栅端连接写控制信 号WWL，源端连接SRAM中的数据。
[0035] 其中，所述第二写入管包括第七NMOS管MN7,漏端连接写位线非，栅端连接写控制 信号WWL，源端连接SRAM中的数据。
[0036] 其中，所述单元数据读出电路包括第一、第二NMOS管丽1，丽2,其中第一 NMOS管 丽1的漏端接电源电压，栅端接基本电路的输出数据QB，源端接第二NMOS管丽2漏端；第二 NMOS管MN2漏端接第一 NMOS管MNl源端，栅端接读选择信号RWL，源端接读位线RBL。
[0037] 其中，所述改进的斯密特反相器组包括第三、第四、第五PMOS管MP3、MP4、MP5以 及第八NMOS管MN8,其中第三PMOS管MP3源端接电源电压，漏端接第四PMOS管MP4和第 五PMOS管MP5的源端；第四PMOS管MP4源端和漏端分别