半导体装置的制造方法
【专利说明】半导体装置
[0001][相关申请]
[0002]本申请案享受以日本专利申请案2014-156048号(申请日:2014年7月31日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
[0003]下述实施方式大致涉及一种半导体装置。
【背景技术】
[0004]MOSFET (Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)或IGBT (Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)等半导体装置被广泛使用在家用电器设备、通信设备、车用马达等用的电力转换设备或电力控制设备等。多数情况下，对这些半导体装置要求高速切换特性或数十?数百伏特的逆向阻止特性(耐压)。
[0005]这些半导体装置的导通电阻较大地依赖于漂移区域的电阻。漂移区域的电阻依赖于漂移区域的杂质浓度。漂移区域的杂质浓度的极限是根据基极区域与漂移区域形成的p-n接面的耐压而决定。S卩，若提高漂移区域的杂质浓度，则耐压降低，若提高耐压，则漂移区域的杂质浓度降低。因此，在耐压与导通电阻之间存在取舍的关系。
[0006]作为一面保持耐压一面降低导通电阻的方法之一，有在漂移区域使用超接面构造的方法。超接面构造是在衬底面内方向上交替地设置着多个P型支柱区域、以及多个η型支柱区域。该超接面构造是通过使Ρ型支柱区域所含有的杂质量与η型支柱区域所含有的杂质量相等，而可一面保持耐压一面提高漂移区域的杂质浓度。
[0007]然而，一直对半导体装置要求一面抑制导通电阻的增加，一面使耐压进一步提升的技术。
【发明内容】
[0008]本发明的实施方式提供一种可一面抑制导通电阻的增加，一面使耐压进一步提升的半导体装置。
[0009]实施方式的半导体装置具备第一半导体区域、多个第二半导体区域、多个第三半导体区域、多个第四半导体区域、第五半导体区域、以及栅极电极。
[0010]第一半导体区域是第一导电型的半导体区域。
[0011]第二半导体区域是选择性地设置在第一半导体区域上的第一导电型的半导体区域。第二半导体区域具有比第一半导体区域的第一导电型的杂质浓度高的第一导电型的杂质浓度。第二半导体区域是在第一方向上延伸。第二半导体区域是在与第一方向正交的第二方向上相互相隔而设置。
[0012]第三半导体区域包含第一部分、以及第二部分。第三半导体区域是在第一方向上延伸。第三半导体区域是第二导电型的半导体区域。
[0013]第一部分设置在相邻的第二半导体区域之间。第一部分的第二导电型的杂质量比相邻的第二半导体区域所含有的第一导电型的杂质量大。
[0014]第二部分设置在第一半导体区域中。第二部分的第二导电型的杂质量比相邻的第一半导体区域所含有的第一导电型的杂质量小。
[0015]第四半导体区域设置在第三半导体区域上。第四半导体区域是第二导电型的半导体区域。
[0016]第五半导体区域设置在第四半导体区域中。
[0017]栅极电极是隔着栅极绝缘膜而设置在第四半导体区域上。
【附图说明】
[0018]图1是表示第一实施方式的半导体装置的一部分的立体剖视图。
[0019]图2A?D是表示第一实施方式的半导体装置的制造步骤的步骤剖视图。
[0020]图3是表示第二实施方式的半导体装置的一部分的立体剖视图。
[0021]图4是表示第二实施方式的变化例的半导体装置的一部分的立体剖视图。
【具体实施方式】
[0022]以下，一面参照附图，一面对本发明的各实施方式进行说明。
[0023]此外，附图为模式性或概念性的图，各部分的厚度与宽度的关系、部分间的大小的比率等未必与实际事物相同。另外，即便在表示同一部分的情况下，也有根据附图以相互的尺寸或比率不同而表示的情形。
[0024]此外，在本案说明书与各图中，关在已经提出的图，对与所述内容相同的要素标注相同符号，并适当省略详细的说明。
[0025](第一实施方式)
[0026]图1是表示第一实施方式的半导体装置的一部分的立体剖视图。
[0027]本实施方式中，对于第一导电型为η型、第二导电型为ρ型的情形进行说明。然而，也可将第一导电型设为Ρ型，将第二导电型设为η型。
[0028]半导体装置100例如为MOSFET。
[0029]半导体装置100具备第一导电型的第一半导体区域、多个第一导电型的第二半导体区域、多个第二导电型的第三半导体区域、第二导电型的第四半导体区域、第一导电型的第五半导体区域、以及栅极电极。
[0030]第一半导体区域例如为η型半导体区域2。第二半导体区域例如为η支柱区域3。第三半导体区域例如为ρ支柱区域4。第四半导体区域例如为Ρ基极区域5。第五半导体区域例如为源极区域6。
[0031]η型半导体区域2设置在漏极区域1上。η型半导体区域2的第一导电型的杂质浓度比漏极区域1的第一导电型的杂质浓度低。
[0032]η支柱区域3选择性地设置在η型半导体区域2上。η支柱区域3的第一导电型的杂质浓度比η型半导体区域2的第一导电型的杂质浓度高。η支柱区域3的第一导电型的杂质浓度比漏极区域1的第一导电型的杂质浓度低。η支柱区域3在Υ方向(第一方向)上延伸。η支柱区域3是在与Υ方向正交的Ζ方向(第二方向)上相互相隔而设置着多个。
[0033]ρ支柱区域4是以位于相邻的η支柱区域3之间的方式选择性地设置在η型半导体区域2上。S卩，多个η支柱区域3与多个ρ支柱区域4在Ζ方向上交替地设置。ρ支柱区域4的第二导电型的杂质浓度比η型半导体区域2的第一导电型的杂质浓度高。ρ支柱区域4在Υ方向上延伸。ρ支柱区域4是在Ζ方向上相互相隔而设置着多个。
[0034]η型半导体区域2包含部分2a。
[0035]η支柱区域3包含部分3a。
[0036]ρ支柱区域4包含部分4a (第一部分)、以及部分4b (第二部分)。
[0037]ρ支柱区域4的部分4a设置在与部分4a相邻的η支柱区域3之间。部分4a设置在与η支柱区域3的部分3a相同的深度。S卩，部分4a与部分3a在Z方向上并列。
[0038]ρ支柱区域4的部分4b设置在η型半导体区域2中。然而，ρ支柱区域4未到达漏极区域1。即，在Ρ支柱区域4与漏极区域1之间，存在η型半导体区域2。部分4b设置在与η型半导体区域2的部分2a相同的深度。S卩，部分4b与部分2a在Z方向上并列。
[0039]η支柱区域3的Z方向上的尺寸在与Y方向以及Z方向正交的X方向上递减。因此，η支柱区域3的上部的Ζ方向上的尺寸比η支柱区域3的下部的Ζ方向上的尺寸短。
[0040]另一方面，ρ支柱区域4的Ζ方向上的尺寸在X方向上递增。因此，部分4a的Ζ方向上的尺寸比部分4b的Z方向上的尺寸长。
[0041]部分4a的第二导电型的杂质浓度与和部分4a在Z方向上并列的部分3a的第一导电型的杂质浓度相等。而且，部分4a的Z方向上的尺寸比部分3a的Z